表1 常用门电路逻辑符号及逻辑功能3．数字集成电路的引脚识别及型号识别（1）引脚识别集成电路的每一个引脚各对应一个脚码，每个脚码所表示的阿拉伯数字（如1，2，3，…）是该集成电路物理引脚的排列次序。使用器件时，应在手册中了解每个引脚的作用和每个引脚的物理位置，以保证正确地使用和连线。每个双列直插式集成电路都有定位标识，以帮助使用者确定脚码为1的引脚。从图1可见，定位标识有半圆和圆点两种表达形式，最靠近定位标识的引脚规定为物理引脚的第1脚，脚码为1，其他引脚的排列次序及脚码按逆时针方向依次加1递增。
图1 数字集成电路的脚码及型号（2）型号识别如图1所示，每一个TTL数字集成电路上都印有该器件的型号，国标的TTL命名示例如下。图标示例： C T 74LS04 C（或M） J（或D或P或F） ① ② ③ ④ ⑤说明：①C：中国；②T：TTL集成电路；③74：国际通用74系列（如果是54，则表示国际通用54系列），LS：低功耗肖特基电路，04：器件序号（04为六反相器）；④C：商用级（工作温度0～70＇C），M：－55～125°C（只出现在54系列）；⑤J：黑瓷低熔玻璃双列直插封装，D：多层陶瓷双列直插封装，P：塑料双列直插封装，F：多层陶瓷扁平封装。如果将型号中的CT换为国外厂商缩写字母，则表示该器件为国外相应产品的同类型号。例如，SN表示美国得克萨斯公司，DM表示美国半导体公司，MC表示美国摩托罗拉公司，HD表示日本日立公司。集成电路元件型号的下方有一组表示年、周数生产日期的阿拉伯数字，注意不要将元件型号与生产日期混淆。4．实验中所用的门电路引脚图74LS00 （⊥弓昌卜门）， 74LS02 （豆戈爿｜门）， 74LS04 （芎卜门）， 74LS08 （⊥弓门）， 74LS32 （厦戈门），74LS86（异或门）的外部引脚参看附录“部分集成电路引脚图”中的内容。5．门电路功能验证方法为了验证某一种门电路功能，首先选定元件型号，并正确连接好元件的工作电压端。选定某种“逻辑电平输出”电路，该电路应具有多个输出端，每个端都可以独立提供逻辑“0”和“1”两种状态，将被测门电路的每个输入端分别连接到“逻辑电平输出”电路的每个输出端。选定某种具有可以显示逻辑状态“0”或“1”的电路，将被测门电路的输出端连接到这种电路的输入端上。确定连线无误后，可以上电实验，并记录实验数据，分析结果。在“RTDZ－4电子技术综合实验台”上以测试74LS08与门功能为例，测试74LS08与门功能就是验证该门电路的真值表。测试电路如图2所示。首先将电子技术实验台上的RTDZ05号板的“＋5 V”和“⊥”端分别对应接至实验台的5V直流电源输出端的“＋5V”和“⊥”端处，保证RTDZ05号板上的电路被提供5 V工作电压。
图2 门电路功能验证连线图74LS08的14脚和7脚同样分别接到实验台的5V直流电源输出端的“＋5V”和“⊥”端处，连接好集成电路工作电压。TTL数字集成电路的工作电压为5V（实验允许±5％的误差），究竟哪一个引脚应接电源，需查阅该器件手册或该器件外部引脚排列图。A，B为被测与门的两个输入端，分别接RTDZ－5板的“十六位逻辑电平输出”端，该板有16个逻辑电平输出端，每个端均可分别输出TTL逻辑高电平或低电平，使用时可以任选两个输出端。Y为与门输出端，接 “十六位逻辑电平输入及高电平显示”输入端，用于显示门电路的输出状态。实验连线如图⒋2所示，当S，接“⊥”时，A端为逻辑“0”；当S，接“＋5 V”时，A端为逻辑“1”。由于S1，S2共有四种开关位置的组合，对应了被测电路的四种输入逻辑状态，即00，01，10，II，因而可以改变S，，S，开关的位置，观察“十六位逻辑电平输入及高电平显示”电路中的LED的亮（表示“I”）和灭（表示“0”），以真值表的形式记录被测门电路的输出逻辑状态。表格形式如表所示。
表 74LS08与门功能测试记录比较实测值与理论值，比较结果一致，说明被测门的功能是正确的，门电路完好。如果实测值与理论值不一致，应检查集成电路的工作电压是否正常，实验连线是否正确，判断门电路是否损坏。6．故障排除方法在门电路组成的组合电路中，若输入一组固定不变的逻辑状态，则电路的输出端应按照电路的逻辑关系输出一组正确结果。若存在输出状态与理论值不符的情况，则必须进行查找和排除故障 的工作，方法如下：首先用万用表（直流电压挡）测所使用的集成电路的工作电压，确定工作电压是否为正常的电源电压（ TTL集成电路的工作电压为5V，实验中4.15～5.25V也算正常），工作电压正常后再进行下一步工作。根据电路输入变量的个数，给定一组固定不变的输入状态，用所学的知识正确判断此时该电路的输出状 态，并用万用表逐一测量输入、输出各点的电压。逻辑“1”或逻辑“0”的电平必须在规定的逻辑电平范 围内才算正确，如果不符，则可判断故障所在。通党出现的故障有集成电路无工作电压，连线接错位置， 连接短路、断路。7．TTL集成电路的使用注意事项（1）接插集成块时，认清定位标识，不允许插错。（2）工作电压5V，电源极性绝对不允许反接。（3）闲置输入端处理。①悬空。相当于正逻辑“1”，TTL门电路的闲置端允许悬空处理。中规模以上电路和CMOS电路不允许悬 空。②根据对输入闲置端的状态要求，可以在Ucc与闲置端之间串入一个1～10 kΩ电阻或直接接Ucc，此时 相当于接逻辑“1”。也可以直接接地，此时相当于接逻辑“0”。③输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R≤680Ω（关门电阻）时，输入 端相当于接逻辑“0”；当R≥4.7 kΩ（开门电阻）时，输入端相当于接逻辑“1”。对于不同系列器件， 其开门电阻RON与关门电阻ROFF的阻值是不同的。④除三态门（TS）和集电极开路（OC）门之外，输出端不允许并联使用。⑤输出不允许直接接地和接电源，但允许经过一个电阻R后，再接到直流＋5V，R取3～5.1 kΩ。
晶体管是构建芯片的基石，一块芯片上集成有几十亿甚至上百亿的晶体管。芯片可以说相当于人类的大脑，那么晶体管也就相当于人脑的神经元。我们知道芯片是用来处理二进制数字信号，它可以将二进制数字信号转换成我们能够看懂的信息，芯片又是通过晶体管管来完成二进制数字信号的转换，晶体管中的二极管的单向导电对二进制的转换起着决定性的作用。那么二极管又是如何单向导电的呢？
以下内容将为大家解开疑惑。
01 P型与N型半导体
二极管分别由P型半导体和N型半导体组成。P型半导体是在硅中掺杂了硼，N型半导体是在硅中掺杂磷。我们知道硅原子最外层有4个电子，而硼的原子最外层只有3个电子，4个电子无法与3个电子完全配对，就会形成一个空穴，在P型半导体中若有多个硼原子就会有多个空穴。磷最外层电子为5个，与最外层只有4个电子的硅配对后，还会多出一个自由电子，在N型半导体中若有多个磷原子就会有多个自由电子。
02 PN结
但是在P型和N型半导体交界面处会发生电子和空穴的扩散，靠近交界处的N型区中的自由电子越过交界面扩散到P型区，靠近交界处的P型区的空穴越过交界面扩散到N型区。扩散之后，N型区的磷失去了电子，就会变为带正电荷的磷离子，P型区的硼跑掉了一部分空穴而得到了电子，就变为了带负电荷的硼离子。从而扩散后在交界面处就形成了PN结。在PN 结内，由于存在了正负电荷，就会产生一个由正电荷指向负电荷（N区指向P区）的电场，称为内建电场（又称势垒电场)。由于势垒的存在就阻挡了其他载流子（电子或离子）的进一步迁移，会使PN结处于稳定状态。
03 PN结单向导电原理
假如我们在连接好的P型N型半导体两端加一电压，使N端接正极，P端接负极，就会在P型N型半导体处形成一外加电场，那么此时的外加电场方向与内建电场的方向相同，N型中的负电载流子会向电源正极方向迁移，而P型中的正电载流子会向电源负极方向迁移，结果就是使势垒电场范围扩大，即PN结扩大，从而使电流很难通过二极管。
若我们使N端接负极，P端接正极，此时的内建电场会与外加电场方向相反。若两部分电场强度相当则会相互抵消，不会有电流通过。若外加电场强度大于内建电场，内部载流子就会突破势垒的阻碍，N区内的负电载流子大量流入电源正极，P区内的正电载流子大量流入负极，这时就形成了电流。
半导体材料的特性：
半导体材料是室温下导电性介于导电材料和绝缘材料之间的一类功能材料。靠电子和空穴两种载流子实现导电，室温时电阻率一般在10-5～107欧·米之间。通常电阻率随温度升高而增大；若掺入活性杂质或用光、射线辐照，可使其电阻率有几个数量级的变化。
此外，半导体材料的导电性对外界条件（如热、光、电、磁等因素）的变化非常敏感，据此可以制造各种敏感元件，用于信息转换。
半导体材料的特性参数有禁带宽度、电阻率、载流子迁移率、非平衡载流子寿命和位错密度。禁带宽度由半导体的电子态、原子组态决定，反映组成这种材料的原子中价电子从束缚状态激发到自由状态所需的能量。电阻率、载流子迁移率反映材料的导电能力。
非平衡载流子寿命反映半导体材料在外界作用（如光或电场）下内部载流子由非平衡状态向平衡状态过渡的弛豫特性。位错是晶体中最常见的一类缺陷。位错密度用来衡量半导体单晶材料晶格完整性的程度，对于非晶态半导体材料，则没有这一参数。
半导体材料的特性参数不仅能反映半导体材料与其他非半导体材料之间的差别，更重要的是能反映各种半导体材料之间甚至同一种材料在不同情况下，其特性的量值差别。
扩展资料：
材料工艺
半导体材料特性参数的大小与存在于材料中的杂质原子和晶体缺陷有很大关系。例如电阻率因杂质原子的类型和数量的不同而可能作大范围的变化，而载流子迁移率和非平衡载流子寿命
一般随杂质原子和晶体缺陷的增加而减小。另一方面，半导体材料的各种半导体性质又离不开各种杂质原子的作用。而对于晶体缺陷，除了在一般情况下要尽可能减少和消除外，有的情况下也希望控制在一定的水平，甚至当已经存在缺陷时可以经过适当的处理而加以利用。
为了要达到对半导体材料的杂质原子和晶体缺陷这种既要限制又要利用的目的，需要发展一套制备合乎要求的半导体材料的方法，即所谓半导体材料工艺。这些工艺大致可概括为提纯、单晶制备和杂质与缺陷控制。
半导体材料的提纯“主要是除去材料中的杂质。提纯方法可分化学法和物理法。化学提纯是把材料制成某种中间化合物以便系统地除去某些杂质，最后再把材料（元素）从某种容易分解的化合物中分离出来。物理提纯常用的是区域熔炼技术，即将半导体材料铸成锭条，从锭条的一端开始形成一定长度的熔化区域。
利用杂质在凝固过程中的分凝现象，当此熔区从一端至另一端重复移动多次后，杂质富集于锭条的两端。去掉两端的材料，剩下的即为具有较高纯度的材料（见区熔法晶体生长）。此外还有真空蒸发、真空蒸馏等物理方法。锗、硅是能够得到的纯度最高的半导体材料，其主要杂质原子所占比例可以小于百亿分之一。
参考资料：百度百科—半导体材料
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