low k wafer 和silicon wfaer是什么材质

1. Low-k 是采用低电导材质做的, 可以做很多层, wafer比较脆          2. silicon wafer都说是硅做的, 单晶硅, 很纯99.999....1、硅晶圆的基材都是纯硅；2、所谓的Low－K材质，其实是在0.13um及以下工艺技术中实用的一种电介质材料，是配合铜互连工艺技术，目的是减小电路的寄生电容（Cu是为了减小寄生电阻，因其电阻率较Al小很多）。Low－K材质在芯片中的位置是处于金属互连层之间。3、Low－K材质有若干种，主要有：SiOF，SiOC，以及几种有机Low－K材质；4、Low－K晶圆的磨、划片工艺与一般硅晶圆不太一样，主要是刀具材质、进刀速度、转速等参数要优化。

电介质作为芯片必备的一种材料，除了低k值外，电介质材料至少应具备以下三个方面的特性：绝缘性能好、导热性好、便于制造。进入90nm工艺后，low-k电介质的开发和应用是芯片厂商面临的难题。 由于low-k材料的抗热性、化学性、机械延展性以及材料稳定性等问题都还没有得到完全解决，给芯片的制造和质量控制带来很多困难。采用low-k材料后，多家芯片大厂的产品都出现过不同程度的问题。 与SiO2相比，low-k材料密度较低，这样带来两个问题，一是热传导性能较差，不利于芯片内热量的散发，由此导致芯片热稳定性变坏；二是铜更容易扩散进入绝缘层材料的孔隙中，不仅影响了互连的可靠性，如果不采取适当防扩散工艺措施，情况严重时会因电介质中铜含量过高而带来漏电和功耗升高问题。虽然电流泄露途径主要是“栅泄漏(Gate leakage)”，但“电介质泄漏(Dielectric leakage)”问题也同样不可忽视。在制造工艺上，由于low-k材料的松软结构和易渗透性，使得CMP(化学机械研磨)和清洁工序变得更为艰难，并导致成品率下降和生产成本的提高。

在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间就不可避免地存在分布电容，或者称之为寄生电容(图2)。分布电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。从电容器容量计算公式中我们可以看出，在结构不变的情况下，减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可以有效地降低互连线之间的分布电容，从而可使芯片总体性能提升10%左右。 集成电路的速度由晶体管的栅延时(Gate Delay)和信号的传播延时(Propagation Delay)两个参数共同决定，延时时间越短，信号的频率越高。 栅延时主要是由MOS管的栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时(RC delay)，R是金属导线的电阻，C是内部电介质形成的电容。RC 延时的表达式为： TRC=ρε(L2/TD) 注:公式中ρ为金属的电阻率，ε(也记做k)是电介质的介电常数，L 为导线长度，T 是电介质厚度，D为金属导线厚度。 该公式反映了电路参数对TRC 的影响，公式中虽没有出现电阻R和电容C两个符号，但又都与这两个参数有关。电阻率ρ、导线的长度L、导线厚度D 三个参数与电阻R 有关，而介电常数ε、导线长度L 两个参数与电容C 的大小有关。

金属材料和绝缘材料对传播延时都会产生影响(图4)。由于铜(Cu)导线比铝(Al)导线的电阻更低，FSG比SiO2的k值低，所以，铜互连与low-k工艺的同时应用，将使得传播延时变得越来越短了。 当一条传输线传送信号时，通过互感(磁场)在另一条传输线上产生感应信号，或者通过电容(电场)产生耦合信号，这两种现象统称为串音干扰，简称“串扰(crosstalk)”。串扰可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作(图5)。耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC可知：电容的容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重。 由于CPU速度不断攀升，信号频率f目前已超过3GHz。但是，线路串扰已经成为进一步提高频率的限制条件，芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系，寻求k值更低的ILD材料，最大程度地降低串扰影响，是保持芯片微型化和高速化发展的一个有效途径。 从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为ILD，可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片速度留下了一定空间。

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