半导体制程，经历了哪些重大的发展节点？

半导体制造的制程节点，那么也就是指所谓"XXnm"的节点的意思。这里面有多方面的问题，一是制造工艺和设备，一是晶体管的架构、材料。晶体管的制造只是前端而已，集成电路的后端，包括互联等等，也是每个技术节点都会进步的一大课题，这部分我也完全不懂，所以不涉及。

首先回答技术节点的意思是什么。常听说的，诸如，台积电16nm工艺的Nvidia GPU、英特尔14nm工艺的i5，等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才行，简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺寸。

为什么这个尺寸重要呢？因为晶体管的作用，简单地说，是把电子从一端(S)，通过一段沟道，送到另一端(D)，这个过程完成了之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以饱和速度运行的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者有区别，沟道长度是一个晶体管物理的概念，而用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不相等。

在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22nm节点之后，晶体管的实际尺寸，或者说沟道的实际长度，是长于这个数字的。比方说，英特尔的14nm的晶体管，沟道长度其实是20nm左右。

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：

长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。

如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 0.18微米或 0.13微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。

ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 2.0，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加2.7倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。

一直以来，制程节点都是衡量工艺演进的重要数字。一串看似无规律的数字，实际上背后隐含的是摩尔定律所划分的晶体管栅极最小线宽。

但摩尔定律每两年翻一番速度之下，早在1997年栅极长度和半截距就不再与这种节点名称匹配。更何况行业已逼近1nm的极限，行业需要更加科学和更加精密的表述形式。

日前，英特尔CEO帕特·基辛格（Pat Gelsinger）重磅宣布公司有史以来最为详细的制程技术路线图，不仅宣布在2024年进入埃米（Ångstrom）时代，还宣布了将以更加科学先进的方式度量制程节点。除此之外，与之相关的突破性架构和技术以及未来的规划逐一被披露。

在制程节点方面，帕特·基辛格宣布将会以每瓦性能作为关键指标来衡量工艺节点的演进，这是因为对于半导体产品来说，PPA（performance,power and area，性能、功耗、面积）是非常重要的指标。

按照目前的进度来说，英特尔在去年架构日正式宣布10nm SuperFin，并在后续新品中使用。展望后续，将会以全新的方式命名。

Intel 10nm SuperFin： 这项技术是在2020年架构日正式宣布的，同年7月在Tiger Lake中使用；后续2021年至强Ice Lake和Agilex FPGA新产品中也已开始使用。

彼时英特尔宣布的SuperFin技术，是一项媲美制程节点转换的技术。SuperFin其实是两种技术的叠加，即Super MIM（Metal-Insulator-Metal）电容器+增强型FinFET晶体。从参数上来看，增强型FinFET拥有M0和M1处关键层0.51倍的密度缩放、单元更小晶体密度更高、通孔电阻降低2倍、最低的两个金属层提高5-10倍电迁移。

Intel 7： 英特尔此前称之为10nm Enhanced SuperFin，即对SuperFin技术继续打磨。Intel 7将会亮相的产品包括2021年面向客户端的Alder Lake以及 2022年第一季度面向数据中心的Sapphire Rapids。

据介绍，通过对FinFET晶体管优化，每瓦性能对比此前发布的10nm SuperFin提升约10% - 15%。优化方面包括更高应变性能、更低电阻的材料、新型高密度蚀刻技术、流线型结构，以及更高的金属堆栈实现布线优化。而在本次宣布中英特尔彻底删除掉“nm”，改为综合PPA评定的每瓦性能。

Intel 4： 英特尔此前称之为Intel 7nm。Intel 4将于2022年下半年投产，2023年出货，产品包括面向客户端的Meteor Lake和面向数据中心的Granite Rapids。

需要注意的是，Intel 4是首个完全采用EUV光刻技术的英特尔FinFET节点，EUV采用高度复杂的透镜和反射镜光学系统，将13.5nm波长的光对焦，从而在硅片上刻印极微小的图样。相较于之前使用波长为193nm的光源（DUV）的技术，这是巨大的进步。与Intel 7相比Intel 4的每瓦性能提高了约20%。

Intel 3： Intel 3继续受益于FinFET技术，Intel 3将于2023年下半年开始生产相关产品。

这是一个比通常的标准全节点改进水平更高的晶体管性能提升。Intel 3将实现更高密度、更高性能的库；提高了内在驱动电流；通过减少通孔电阻，优化了互连金属堆栈；与Intel 4相比，Intel 3在更多工序中增加了EUV的使用。较之Intel 4，Intel 3将在每瓦性能上实现约18%的提升。

Intel 20A： PowerVia和RibbonFET这两项突破性技术正式开启了埃米时代，Intel 20A预计将在2024年推出。所谓Intel 20A中的“A”代指埃米，1埃米Angstrom =10^-10，1纳米=10埃米。

根据介绍，PowerVia是英特尔独有、业界首个背面电能传输网络，它消除晶圆正面的供电布线需求，优化信号布线，同时减少下垂和降低干扰。RibbonFET是英特尔对于GAA晶体管的实现，是公司自2011年率先推出FinFET以来的首个全新晶体管架构，提供更快的晶体管开关速度，同时以更小的占用空间实现与多鳍结构相同的驱动电流。

Intel 18A： 这仅仅是一种前瞻性说法，未来英特尔将会继续提升RibbonFET，Intel 18A是面向2025年及更远的未来的。此时，行业将继续向更小的埃米提升。

需要特别注意的是，英特尔还将会定义、构建和部署下一代High-NA EUV，并有望率先获得业界第一台High-NA EUV光刻机。英特尔正与ASML密切合作，确保这一行业突破性技术取得成功，超越当前一代EUV。

通过观察路线图，实际上Intel制定的发展路线是围绕晶体管结构进行转变的。在步入埃米时代Intel 20A之前，FinFET（Field-effect transistor）工艺仍然拥有极大的优化空间，在步入埃米时代后直接转向GAA（Gate-All-Around）的RibbonFET。此前台积电也曾表示，决定仍让3nm制程维持FinFET架构。

根据公开资料显示，时下先进制程技术方面，使用的均为FinFET（Field-effect transistor）技术，7nm是FinFET的物理极限，但得益于深紫外（DUV）和极紫外（EUV），制程得以突破7nm、5nm。因此，不难看出Intel的想法与行业是一致的，在Intel 4时候完全引入EUV光刻技术，继续让FinFET结构发扬光大。

当然，英特尔的FinFET与行业不同之处在于叠加了Super MIM（Metal-Insulator-Metal）电容器，变为SuperFin技术。该技术由一类新型的“高K”（ Hi-K）电介质材料实现，该材料可以堆叠在厚度仅为几埃厚的超薄层中，从而形成重复的“超晶格”结构。 这是一项行业内领先的技术，领先于其他芯片制造商的现有能力。

通过这样的叠加和对FinFET结构的继续优化，可以支撑制程节点转换到等效2nm节点。但FinFET毕竟有极限，在制程到达埃米级别之时，英特尔选择的也是GAA结构。学术界普遍认为GAA是3nm/2nm之后晶体管的路，厂商也有类似GAAFET的发布。

英特尔将自己实现的GAA称之为RibbonFET，这是一种将栅极包裹在源极和漏极的工艺。而从此时开始，Intel也将会引入更高精度的EUV技术，称之为High-NA EUV，帮助实现埃米级别的提升。值得一提的是，High NA EUV光刻机可谓是炙手可热的产品，其目标是将制程推进到1nm以下，而传言中该光刻机成本甚至超过一架飞机，大约3亿美元。

为什么英特尔执意要把数字放到埃米级别？从英特尔CEO的话中我们可以窥探一二，帕特·基辛格说：“摩尔定律仍在持续生效。对于未来十年走向超越‘1nm’节点的创新，英特尔有着一条清晰的路径。我想说，在穷尽元素周期表之前，摩尔定律都不会失效，英特尔将持续利用硅的神奇力量不断推进创新。”

英特尔既是摩尔定律的发源地，也是忠实的执行者。按照摩尔定律原本的划分方式2nm到1nm之间实质上还是拥有很大的发掘空间，而到1nm之后行业也需要一种全新的划分方式来定义制程节点。此前，行业一直在广泛讨论硅极限的1nm之后的世界，英特尔则直接给出答案——埃米。

英特尔将制程节点变为每瓦性能的测量方式实际上也是有过先例的。在笔者看来，这种度量方式更加客观，更能让行业进行客观的性能对比。

另外，笔者认为，这种转变也是为了此前帕特·基辛格宣布的IDM 2.0的推进做准备。IDM 2.0中，英特尔不仅要开放代工业务，也将引入外部代工，以全新的制程节点测量方式能够方便客户进行横向对比。

资料显示，2017年英特尔引入了晶体管每平方毫米以及SRAM单元尺寸作为客观的对比指标，台积电7nm为90 MTr/mm2，而英特尔的10nm为100 MTr/mm2，这也就能解释为什么业界一直传言英特尔的10nm和7nm性能相当。

此前，笔者也曾撰文评论过行业存在的“纳米数字 游戏 ”现象。虽然制程节点在发明之初，代指的还是栅极长度，但其实从1997年开始，栅极长度和半节距与过程节点名称不再相匹配，之后的制程节点实际意义上不再与之相关。

代工厂在晶体管密度增加很少情况下，仍然会为自己制程工艺命名新名，但实际上并没有位于摩尔定律曲线的正确位置。

台积电营销负责人Godfrey Cheng其实曾经也亲口承认，从0.35微米开始，工艺数字代表的就不再是物理尺度，而7nm/N7只是一种行业标准化的属于而已，此后还会有N5等说法。同时，他表示也确实需要寻找一种新的语言来对工艺节点进行描述。

笔者认为，英特尔在率先使用这种度量方式之后，能够有效敦促行业形成标准规范。诚然，英特尔并没有强制要求行业进行统一度量，但英特尔仍然是以开放的态度愿意将这种规则分享于外界，让摩尔定律得以在正确的道路上发展。

当然，不容忽视的是，封装技术正在成为摩尔定律的新拐点。一直以来，英特尔都将制程和封装放在一起，此次也有全新的封装技术被披露。

2.5D封装方面，英特尔宣布下一代Sapphire Rapids服务器 CPU将成为采用EMIB（嵌入式多芯片互连桥接）批量出货的首个英特尔 至强 数据中心产品。根据解释，这是业界首次通过EMIB将两个光罩尺寸的器件连接在一起，最终让器件性能和单片处理器是一样的。另外，英特尔还宣告了下一代EMIB的凸点间距将从55微米缩短至45微米。

3D封装方面，Foveros将会开创下一代Foveros Omni技术以及对Foveros Omni的补充技术Foveros Direct。Foveros Omni之前名为ODI（Omni-Directional Interconnect），Foveros Direct之前名为Hybrid Bonding技术。当然本次宣布并不只是名字的统一，相关技术也将会持续推进。

从技术角度来看，Foveros Omni允许裸片分解，将基于不同晶圆制程节点的多个顶片与多个基片混合搭配，通过高性能3D堆叠技术为裸片到裸片的互连和模块化设计提供了无限制的灵活性。Foveros Direct则实现了向直接铜对铜键合的转变，可以实现低电阻互连，并使得从晶圆制成到封装开始，两者之间的界限不再那么截然。

封装虽然和摩尔定律没有直接关联，但却又影响着摩尔定律的发展。这是因为封装能够减少芯片间的凸点间距，增大凸点密度。整体的密度越大，实际上也代表着单位面积上晶体管数量越密。英特尔一直洞察到这种关系，所以在此前宣布的六大支柱中是“制程&封装”这种合并的关系。

除了技术上的宣发，英特尔宣布了两个重磅的合作消息：AWS将成为首个采用英特尔代工服务（IFS）先进封装解决方案的客户，高通将成为采用Intel 20A先进制程工艺的客户。

远望未来，制程和封装技术将继续飞扬。在穷尽元素周期表之前，摩尔定律都不会失效， 探索 之路依然长路漫漫。

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