半导体平坦化提出的原因

随着金属层表面而产生高低不平的介电层沉积，因为沉积层不平坦，将使得接下来的第二层金属层的光刻工艺在曝光聚焦上有困难；

集成电路的多层布线势在必行，于是平坦化也就成了新出现的一种工艺技术；

现在缩写词汇急剧增多,很多缩写都有很多完全不同的意思,CMP也不例外.计算机:Chip multiprocessors,单芯片多处理器,也指多核心电子:Chemical Mechanical Planarization,化学机械平坦化综合布线：Plenum Cable，天花板隔层电缆计算机:CMP是由美国斯坦福大学提出的，其思想是将大规模并行处理器中的SMP（对称多处理器）集成到同一芯片内，各个处理器并行执行不同的进程。与CMP比较， SMT处理器结构的灵活性比较突出。但是，当半导体工艺进入0.18微米以后，线延时已经超过了门延迟，要求微处理器的设计通过划分许多规模更小、局部性更好的基本单元结构来进行。相比之下，由于CMP结构已经被划分成多个处理器核来设计，每个核都比较简单，有利于优化设计，因此更有发展前途。目前，IBM 的Power 4芯片和Sun的 MAJC5200芯片都采用了CMP结构。多核处理器可以在处理器内部共享缓存，提高缓存利用率，同时简化多处理器系统设计的复杂度。电子:化学机械平坦化是半导体工艺的一个步骤，该技术于90年代前期开始被引入半导体硅晶片工序，从氧化膜等层间绝缘膜开始，推广到聚合硅电极、导通用的钨插塞（W-Plug）、STI（元件分离），而在与器件的高性能画同时引进的铜布线工艺技术方面，现在已经成为关键技术之一。虽然目前有多种平坦化技术，同时很多更为先进的平坦化技术也在研究当中崭露头角，但是化学机械抛光已经被证明是目前最佳也是唯一能够实现全局平坦化的技术。进入深亚微米以后，摆在CMP面前的代表性课题之一就是对于低介电常数材料的全局平坦化。

集成电路或称微电路、微芯片晶片/芯片（在电子学中是一种把电路（主要包括半导体设备，也包括被动组件等）小型化的方式，并时常制造在半导体晶圆表面上。半导体集成电路工艺，包括以下步骤，并重复使用：1. 光刻2. 刻蚀3. 薄膜(化学气相沉积或物理气相沉积）4. 掺杂（热扩散或离子注入）5. 化学机械平坦化CMP使用单晶硅晶圆（或III-V族，如砷化镓）用作基层，然后使用光刻、掺杂、CMP等技术制成MOSFET或BJT等组件，再利用薄膜和CMP技术制成导线，如此便完成芯片制作。因产品性能需求及成本考量，导线可分为铝工艺（以溅镀为主）和铜工艺（以电镀为主参见Damascene）。主要的工艺技术可以分为以下几大类：黄光微影、刻蚀、扩散、薄膜、平坦化制成、金属化制成。IC由很多重叠的层组成，每层由影像技术定义，通常用不同的颜色表示。一些层标明在哪里不同的掺杂剂扩散进基层（成为扩散层），一些定义哪里额外的离子灌输（灌输层），一些定义导体（多晶硅或金属层），一些定义传导层之间的连接（过孔或接触层）。所有的组件由这些层的特定组合构成。1. 在一个自排列（CMOS）过程中，所有门层（多晶硅或金属）穿过扩散层的地方形成晶体管。2. 电阻结构，电阻结构的长宽比，结合表面电阻系数，决定电阻。3. 电容结构，由于尺寸限制，在IC上只能产生很小的电容。4. 更为少见的电感结构，可以制作芯片载电感或由回旋器模拟。因为CMOS设备只引导电流在逻辑门之间转换，CMOS设备比双极型组件（如双极性晶体管）消耗的电流少很多，也是现在主流的组件。透过电路的设计，将多颗的晶体管管画在硅晶圆上，就可以画出不同作用的集成电路。 随机存取存储器是最常见类型的集成电路，所以密度最高的设备是存储器，但即使是微处理器上也有存储器。尽管结构非常复杂－几十年来芯片宽度一直减少－但集成电路的层依然比宽度薄很多。组件层的制作非常像照相过程。虽然可见光谱中的光波不能用来曝光组件层，因为他们太大了。高频光子（通常是紫外线）被用来创造每层的图案。因为每个特征都非常小，对于一个正在调试制造过程的过程工程师来说，电子显微镜是必要工具。在使用自动测试设备（ATE）包装前，每个设备都要进行测试。测试过程称为晶圆测试或晶圆探通。晶圆被切割成矩形块，每个被称为晶片（“die”）。每个好的die被焊在“pads”上的铝线或金线，连接到封装内，pads通常在die的边上。封装之后，设备在晶圆探通中使用的相同或相似的ATE上进行终检。测试成本可以达到低成本产品的制造成本的25％，但是对于低产出，大型和/或高成本的设备，可以忽略不计。

---