推进半导体技术发展的五大趋势

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

本文说说碳化硅的那些事。 碳化硅材料的发展 历史 比较久远，1824年瑞典化学家Berzelius在人工生长金刚石的过程中发现了碳化硅SiC。1885年Acheson用焦炭和硅石的混合物以及一定量氯化钠在熔炉中高温加热，制备出了小尺寸碳化硅晶体，但存在大量缺陷。 碳化硅材料的应用始于20世纪初。1907年美国Round制造出第一个碳化硅发光二极管；1920年碳化硅单晶作为探测器用于早期的无线电接收机上。不过因为单晶生长难度较大，碳化硅在很长一段时间内没有很好的应用，到了1955年飞利浦发明了一种采用升华法制备高质量碳化硅的新方法即Lely法，碳化硅材料再次焕发生机。 七八十年代碳化硅的制备及应用实现重大突破。1978年前苏联科学家Tairov等人改良了Lely法，可以获得较大尺寸的碳化硅晶体。1979年第一个碳化硅发光二极管问世；1981年Matsunami发明了在硅衬底上生长碳化硅单晶的方法；1991年美国公司Cree采用升华法生长出碳化硅晶片并实现产业化。 目前碳化硅及其应用呈现出以下几个特点：第一是晶圆尺寸实现大尺寸化，Cree的6英寸碳化硅晶片实现产业化，并积极推进8英寸晶片的产业化。第二晶体缺陷密度不断下降，比如4英寸碳化硅单晶微管密度下降至0.1cm^-2以下，穿透性螺位错和基平面位错密度控制在10^2cm^-2。第三碳化硅基功率器件不断涌现，除了特斯拉和蔚来 汽车 在电动车上使用了SiC-MOSFET，还发展出了SBD、HMET等器件。当然第四点相比硅基半导体的奋起直追，中国在碳化硅第三代半导体上与国外发展水平基本持平，衬底方面天科合达等实现了4英寸的产业化和6英寸的技术突破，并积极向8英寸推进；山东天岳等公司拥有相应的外延生长技术。在器件制造上扬杰 科技 、士兰微等也积极推进碳化硅基功率半导体的产业化。 碳化硅材料的特性之一就是拥有超过200多种晶体结构，每一种结构对应的电学性能等存在一定差异。目前主要是六角4H、六角6H和菱方15R等，其中4H和6H实现产业化： 总体上相比氮化镓和硅等，碳化硅材料拥有最高的热导率、较高的带隙、电子迁移率和饱和电子速率等，可以制造能在高温、高压、更高功率和更高工作频率等情形下的器件。 在具体应用方面，碳化硅主要实现了以下应用：第一是碳化硅为衬底制备高亮度和超高亮度蓝绿InGaN铟镓氮LED；第二是实现了KV级高压MOSFET器件制造，比如罗姆半导体生产的1200V、35A的SiC-MOSFET；第三是用于300V到1200V甚至3300V等更高压的碳化硅基肖特基势垒管SBD的制造；第四是在半绝缘碳化硅衬底上制备氮化镓、铝镓氮AlGaN高电子迁移率晶体管HEMT；第五是在SiC-IGBT上有所突破，实现了P沟道IGBT的制造。 在碳化硅材料制备上，1955年飞利浦提出了Lely法，也称升华法。Lely法的基本原理是：在空心圆筒状石墨坩埚中（最外层石墨坩埚，内置多孔石墨环），将具有工业级纯度的碳化硅粉料投入坩埚与多孔石墨环之间加热到2500度，碳化硅在此温度下分解与升华，产生一系列气相物质比如硅单晶、Si2C和SiC2等。由于坩埚内壁与多孔石墨环之间存在温度梯度，这些气相物质在多孔石墨环内壁随机生成晶核。总的来说Lely法产率低，晶核难以控制，而且会形成不同结构，尺寸也有限制。 目前碳化硅材料制备多采用改进Lely法、高温CVD法和溶液法，其中以改进Lely法为主流。 改进Lely法也称物理气相传输法PVT，是前苏联科学家Tairov和Tsvetkov于1978年提出的。改进Lely法使用了工作频率10-100KHz的中频感应加热单晶炉，在生长过程中加入籽晶用于控制晶核和晶向： 在改进Lely法中碳化硅单晶生长主要经历低温高真空阶段、高压升温阶段、高压保温成核阶段、降压生长阶段、恒压恒温生长阶段和升压冷却阶段等六个阶段。当然在具体生长过程中，为了制备符合要求的碳化硅单晶，降低微管、位错密度等缺陷，会对籽晶的籽晶面等适当微调，在此不再展开。 碳化硅单晶有绝缘型、半绝缘型之分，按照掺杂类型还有P型掺杂和N型掺杂之分，无形中提升了碳化硅的制备难度。比如制备功率器件的是N型4H-SiC衬底，器件要求衬底电阻率小于20毫欧姆*厘米，制备低电阻率的N型4H-SiC常用高浓度N掺杂，但随着掺杂浓度提高，单晶中位错密度会升高。Kato等人提出的氮、铝共掺杂技术制备出了低电阻率的N型4H-SiC单晶，所用的单晶炉有两套加热系统，其中上部加热系统与普通Lely法相同，主要对SiC原料加热并为单晶生长提供合适的温度；下部加热系统为铝原料加热。这样通过对生长压力、温度等参数调整，可以实现有效的氮、铝共掺杂。 碳化硅的外延主要采用化学气相沉积CVD，以后再说。

不吃鱼挺 科技 ：

对华为的禁令不是偶然，因为美国想要的正是芯片的垄断性优势，从而长久掌握 科技 主导的地位！从芯片设计到制造生产都拥有绝对的核心技术。而华为的出现彻底打破了高通对市场的独占，这是他们所不允许的“公平竞争”…

【…这样做的后果却只会让中国自给自足。】

微软创始人比尔盖茨对于制裁华为的禁令在的采访中这样表示。

造芯重中之重之一，半导体基础材料硅晶圆，是硅晶柱通过钻石刀片切割而出的晶圆片，尺寸越大生产难度越高。国内虽然需求量巨大，长期以来大多仰赖进口，而大尺寸技术由日本企业垄断。目前国产技术掌握的是小尺寸的量产，大尺寸的8寸和12寸的自产率仍很低。

新进展：上海新升12英寸硅晶圆技术并通过中芯国际的验证，虽然产能较低，但这是国产硅晶圆厂商的崛起！

而更艰难的是光刻工艺，正是华为栽跟头的“卡脖勒颈”之处！最新的NA EUV光刻技术为进军3nm工艺制程而准备，而中芯国际迟迟无法引进EUV光刻机，虽然突破达N+1工艺功耗可以接近7nm，但性能还无法到达，7nm也无法量产，更别说5nm的掘进…台积电和中芯都同样受到美国技术制约，高端光刻机也只有阿斯麦的全球唯一…所以开放7nm之时应该也是3nm商用之时，华为麒麟估计将被迫拉后成隔代产品…

“卡脖子”正是迫使努力的“鼓舞”！

国产造芯在紧追国际脚步的同时，更迈向 探索 新方向的突破！——石墨烯技术可以说是全球同时起步。硅晶圆片在日渐精细的工艺制程下，终要到达它的物理极限，据了解其极致点或是1nm，即使能生产也要考虑到良品率问题！而石墨烯的碳基晶圆被誉为是下一个芯片材料的替换品——国产8英寸石墨烯晶圆实现了小批量生产！

石墨烯被誉为在无数的纳米材料中最薄达0.335纳米！有多薄？一根头发丝的20万分之一，难以置信，这么细都让人类发现了，那既然发现了就得拿来用！

石墨烯造芯片，怎么造？能否达到硅晶圆的级别，因为麒麟9000上可是塞了153亿颗晶体管！

据悉：使用石墨烯碳基晶圆制造芯片性能将会是硅基芯片的10倍以上，更重要的是功耗更低——提高性能同时减少发热量正是手机的极致追求…

而工艺制程上 的推测是28nm的碳基芯片就可以达到7nm的硅基芯片的水平，足足拉近了两代技术，而国产成熟制程可以达到14nm…也就是可以不使用极紫外光光刻机也能达到5nm的级别，论制造消耗也将降低很大的成本支出！

石墨烯材料如此神奇，据悉：在导电性上更是比硅强100倍，导热也比铜高10倍等等优势…都足以表明这是非常有潜力的半导体材料，但为何至今不推广使用？因为：贵！——据悉其价格高达5000元/克！

但价格绝对不是阻挡前进的脚步，关键在于技术，目前的水平在石墨烯提纯上依旧有很多杂质，所以还无法像硅晶柱一般量产，但国产8寸石墨烯晶圆的成功试产，也代表着一次成功的突破，完全足够作为国产技术的先进招牌！

并且据统计关于石墨烯领域的研究，国产研发已拥有37521件专利，占全球67%位居世界第一！

新领域的 探索 ，从被动到主动。掌握一项核心技术就获得一片领域的话语权，拥有技术的优势就能让所谓的禁令无效化，只有加强自研能力才能不再被牵着鼻子走——既然无法获得别人发挥到极致的技术，那就 探索 新技术自己去极致的发挥！

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