半导体掺杂含量越高会对xps信号造成什么影响

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。Latch up 的定义?? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路

?? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流

?? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大

?? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析 Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外

部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间

形成低抗通路，Latch up由此而产生。产生Latch up 的具体原因?? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

??当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

??ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

?? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

??Well 侧面漏电流过大。防止Latch up 的方法?? 在基体（substrate)上改变金属的掺杂，降低BJT的增益

?? 避免source和drain的正向偏压

?? 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

?? 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。

??Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。

??使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

?? 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。

半导体材料虽然种类繁多但有一些固有的特性，称为半导体材料的特性参数。这些特性参数不仅能反映半导体材料与其他非半导体材料之间的差别，而且更重要的是能反映各种半导体材料之间甚至同一种材料在不同情况下特性上的量的差别。常用的半导体材料的特性参数有：禁带宽度、电阻率、载流子迁移率(载流子即半导体中参加导电的电子和空穴)、非平衡载流子寿命、位错密度。禁带宽度由半导体的电子态、原子组态决定，反映组成这种材料的原子中价电子从束缚状态激发到自由状态所需的能量。电阻率、载流子迁移率反映材料的导电能力。非平衡载流子寿命反映半导体材料在外界作用（如光或电场）下内部的载流子由非平衡状态向平衡状态过渡的弛豫特性。位错是晶体中最常见的一类晶体缺陷。位错密度可以用来衡量半导体单晶材料晶格完整性的程度。当然，对于非晶态半导体是没有这一反映晶格完整性的特性参数的。

根据量子统计理论，服从泡利不相容原理的电子遵循费米统计率。对于一个能量为E的一个量子态被一个电子占据的概率为f(E)称为电子的费米分布函数。式子中的 称为费米能级或费米能量，它和温度、半导体材料的导电类型、杂质含量以及能量零点的选取有关。它可以由半导体中能带内所有量子态中被电子占据的量子态数应该等于电子总数来决定，即由统计理论证明，费米能级 是系统的化学势，即式子中， 代表系统的化学势，F是系统的自由能。上式的意义是：当系统处于热平衡状态，也不对外作功的情况下，系统增加一个电子所引起系统自由能的变化等于系统的化学势，处于热平衡的系统由统一的化学势，因此费米能级是统一的。 当T>0K时，上述结果说明，系统温度一定的情况下，如果量子态的能量比费米能级低，则概率大；反之则小。在温度为0K时电子全部分布在费米能级以下的量子态；温度不是很高时大于费米能级的量子态几乎没有电子分布。 如果我们让 ，那么会有这时候，令 ，则我们有这就是玻尔兹曼分布函数，在电子能量远大于费米能级的时候，费米分布近似为玻尔兹曼分布。对于空穴， 就是空穴的分布函数，类似的有这里表示的与电子相反，费米能级以上空穴分布多，以下分布少。 在半导体中最常遇到的是费米能级位于禁带内，故价带空穴、导带电子满足近似条件，可以用玻尔兹曼分布来计算它们的统计分布。 通常把服从玻尔兹曼统计律的电子系统称为非简并性系统，服从费米统计律的电子系统称为简并性系统。 这里首先利用推导出来的式子：这里分别表示表示电子和空穴导带底/价带顶附近的状态密度。利用:以及近似条件可得V内电子浓度 ，空穴浓度 为这里 ， 分别称为导带的有效状态密度和价带有效状态密度。 相乘后得到 的表达式为：可见，电子和空穴的浓度乘积和费米能级无关，对于一定的半导体材料，乘积只取决于温度T，与所含杂质无关。且在一定温度下，达到热平衡后乘积保持恒定。 本征半导体无杂质，因此电子和空穴成对出现。根据空穴浓度等于电子浓度有：其中 为本征半导体的费米能级。 一般温度下 不是特别的大，但结合上边式子，我们可以看出，随着温度的升高， 会迅速增大。因此 半导体对温度的敏感性很高。在实际中，半导体会有一个极限工作温度，超过这个温度会使得器件失效。一般杂质浓度高、带隙大的半导体极限温度会高。 首先杂质能级与能带中的能级有区别，施主杂质能级只能是：1、被一个有任意自旋的电子占据；2、不接受电子。施主能级不允许同时被自旋方向相反的两个电子所占据，所以不能套用玻色分布来表征统计分布。可以推导出的式子如下： 是施主杂质的基态简并度， 是受主能级的基态简并度，通常称为简并因子。 下边是分析杂质半导体时的一些参量：分析基础：（1）低温弱电离区：大部分施主杂质仍为电子占据，只有很少的施主杂质发生电离，少数施主杂质进入导带。但这个时候仍然是施主杂质提供的导带电子更多，因此本征激发的那部分可以忽略。有（2）强电离区（饱和区）：大部分杂质都几乎电离，即 ，此时， 。所以这时候有：注意，严格来说，室温下，杂质浓度比本征载流子浓度大一个数量级以上才能认为保持以杂质电离为主的情况。 （3）过渡区（4）高温本征激发区：此时本征激发的载流子数远多于杂质电离产生的载流子数。杂质浓度越高这个温度也越高。 （1）低温弱电离区：（2）强电离区（饱和区）（3）过渡区随着温度升高，n型半导体的费米能级从靠近施主杂质能级不断下移到禁带中线处；p型半导体的费米能级从靠近受主杂质能级不断上移到禁带中线处。而载流子则从以受主电离为主转化到以本征激发为主要来源。当温度一定，费米能级的位置有杂质浓度决定。这说明杂质半导体中，费米能级的位置不仅反映了半导体的导电类型，而且反映了半导体的掺杂水平。

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