R语言 变量赋值和提取 获取环境中的变量并赋值 assign和get函数使用

在进行循环的时候，经常需要把环境中的变量通过字符的形式提取出来并赋值给新的变量，涉及到环境变量和字符的转换问题。在R语言中，，可以通过 assign() 和 get() 这两个函数 *** 作。

get ：返回和字符串同名的变量的值

assign ：将字符串变量的字符进行复制

get和assign是互为镜像的两个函数。

这样在环境中，就生成了100个变量，分别为 data_1到data_100。因此assign可以进行批量的赋值，并且有规律的控制变量名

比如我们需要把上面的data_1到data_100的变量存成rda

这样我们就把data开头的数据通循环的方式，写入到了rda的数据中。

https://zhuanlan.zhihu.com/p/30383865

assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。

例如：

wire A,B,SEL,L//声明4个线型变量

assign L=(A&~SEL)|(B&SEL)//连续赋值

在assign语句中，左边变量的数据类型必须是wire型。input和output如果不特别声明类型，默认是wire类型。

举例2选1的数据选择器：

module mux2x1_df(A,B,SEL,L)

input A,B,SEL

output L

assign L=SEL?A:B

endmodule

扩展资料：

注意事项

assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：

1、持续赋值；

2、连线；

3、对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用assign直接连接，就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。

要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握：

1、在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。

2、只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。

3、连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句。

先建立数据表并插入数据

这里假设已经存在user表，并且有一条数据id：1，name：admin

那么读取这个数据的过程是

$data = M('User')->select()$this->assign('user',$data)

模板中的调取代码是<volist name="user" id="v"> 用户名：{$v.name} ID：{$v.id}</volist>

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