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随着数字系统性能的提高，设计人员需要越来越细心地关注时钟发生和分配电路的设计，以避免时钟分配时序出现差异或不确定性。此类问题会降低系统性能，减少时序余裕，或导致功能错误。为了避免时序偏移相关的问题，设

引言：7系列FPGA具有多个时钟路由资源，以支持各种时钟方案和要求，包括高扇出、短传播延迟和极低的偏移。为了最好地利用时钟路由资源，必须了解如何从PCB到FPGA获取用户时钟，确定哪些时钟路由资源是最

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