2.1.7 预先创建拓扑样本
预先创建拓扑样本这一环节，就是在Cadence SigXP中手动创建相关信号线的拓扑，供之后执行假设分析（What-if）和参数扫描仿真使用。此环节不是必需，一般只出现在简单拓扑或拓扑结构已确定的信号线上，更多的情况下，常常是在空白的电路板上执行关键器件预布局后，通过初略预布线的方式连接信号线，然后在Allegro PCB SI中提取此信号线的拓扑进入到SigXP中进行仿真，这样对于多负载的负载拓扑而言更为方便一些。
本文会在下面的章节中介绍如何在SigXP中手动创建信号线拓扑，以及如何配置brd设计文件以提取信号线拓扑进入到SigXP中。
2.1.8 预先创建相对于不同阈值电压的眼图模板
眼图模板是显示在Cadence SigWave波形显示器中眼图模式下的图案，用于辅助确认信号眼图的质量。
图 3：眼图模式下的眼图模板
在本环节中，我们可以依据信号阈值电压、建立和保持时间等参数预先创建信号的眼图模板，供信号分析时使用。关于如何创建和编辑信号的眼图模板，笔者将另文介绍，本文不再详述。
2.1.9 预先创建自定义测量
在SigXP中，Cadence提供了众多的默认测量，包括信号飞行时间、解决时间、传输延迟、单调性、最大过冲电压、最小下冲电压、眼图眼睛高度、眼图眼睛宽度等等。但对于一些更复杂更细节的测量要求，就需要通过自定义测量来实现了，例如过冲面积、下冲面积、变化沿斜率、建立时间、保持时间等等。
自定义测量是Cadence为SigXP提供的一个接口，让用户可以通过对话框形式或文本形式在一定的语法格式下编辑所需的自动测量，然后可以在SigXP调用并将测量所得值显示在结果中。关于如何创建和编辑自定义测量，笔者将另文介绍，本文不再详述。
2.2 仿真前的规划
由于前仿真的主要目的就是在众多的待定参数中找到适宜的解决方案，所以常常不得不采用耗时耗力的假设分析和参数扫描的方式执行，这也就意味着，不确定的因素越多，所需执行的扫描仿真次数也就越多，执行仿真所需的时间也就越长。因此在执行仿真前，我们常常需要通过通过各种方式去减少不确定的因素，或是缩小不确定的范围。这基本上就是在仿真前的规划这一环节所需要完成的事情。
在本环节，我们常常可以通过芯片手册、用户指南和信号规范，以及所设计系统的具体情况，乃至自己和例如本案例中，假定并没有JEDEC给出的设计规范，我们还未知道地址、命令、控制和时钟信号需要走Fly-by他人的经验，去对一些待定因素做出一些取舍。 拓扑，那我们就有可能需要仿真平衡T型拓扑时信号的情况，这可能会带来两倍的仿真时间。
图 4：地址、命令和控制信号传输线拓扑
又例如按照板子的尺寸情况，我们确认了要完成布线至少需要6层板，而传输线密度又决定了传输线宽度不能大于5mil，板厂生产工艺方面又限制了线宽不能小于4mil，再依据板厚和可能的叠层方案我们可以知道内层传输线的阻抗范围只能在50～75ohm之间，这样我们仿真时就不需要再扫描此范围之外的阻抗。
再例如依据布局和布线空间，当采用Fly-by拓扑时，寄存器到第一个内存芯片的传输线长度的范围，每两个内存芯片的传输线长度的范围也可以大致确定，芯片的尺寸决定了传输线不能太短，布线空间决定了传输线不能太长。
以上种种，只是列举了少量我们为缩小扫描仿真的范围和次数所作的努力，实际设计中，还可以有更多因素可以通过非仿真手段进行确认，这里不再一一详述。
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Allegro中四层板使用的线宽、线距规则 原创
2021-11-28 00:14:48
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一本正经说Allegro
码龄5年
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一、物理规则：
1.默认走线使用4mil线宽；
2.整版使用16D8的VIA；
3.电源走线使用15mil线宽，Neck模式10mil，最大长度200mil；
4.差分对走线使用4.5mil线宽，一般采用5.5mil的线距；
说明：这个四层板对阻抗没有要求，所以差分对走线没有做3W原则，差分线也没有进行阻抗计算；
二、间距规则：
2.1线的间距规则
一般需要设置：
线到线，线到过孔pin，线到器件pin，线到通孔，线到铜皮，线到Hole
除了线到Hole间距需要设置6mil，其他的设置4mil；
2.2 Pin的间距规则
需要设置，通孔pin和表贴pin两栏：
pin to line , pin to thru pin , pin to SMD pin ，pin to Thru via，pin to shape , pin to Hole；
除了pin to Hole设置6mil，其他的都设置4mil；
2.3 Via的间距规则
过孔间距规则同样是需要设置上述六项；
Via to line , Via to thru pin , Via to SMD pin , Via to thru via , Via to shape , Via to Hole；
一般设置4mil，Via to Hole需另外设置为6mil；
2.4 Shape 间距规则：
Shape间距规则同样是需要设置上面六项：
Shape to line , shape to thru pin , shape to SMD pin , shape to thru via ,
shape to shape , shape to Hole；
一般设置为4mil，但是Shape to shape 需要设置为10mil；
shape to Hole 需要设置为6mil；
2.5 Hole间距规则：
Hole间距一般设置为6mil；
三、电气规则：
在这个四层板中，创建的电气规则主要是差分对和等长；
差分对：由于差分对已经在物理规则里面设置好，所以，这个四层板差分对设置为5mil即可；
差分对一般比较的是两条差分线的长度，所以要求比较高，控制在5mil误差，差分走线一般都是两条线一起走线；
等长：在物理规则设置中，通过原理图可看出，TF卡并没有要求差分走线，但Data 和CLK需要做等长走线要求，所以在物理规则中，TF卡走线采用的是Default，但是在电气走线时，就必须要对Data和CLK走线做等长要求；
等长走线，在走完线后，需根据规则对需要做等长的线进行绕线，可以通过电气规则里面，右键Analyze分析，一般取最长的线为基准线，然后对其他的进行绕线
面试时候，当问到DDR等长取基准线时，
理论的回答：数据线取DQS0为基准，地址线取CLK为基准
但实际项目往往最长的走线不一定为理论的基准线，所以在实际项目中，往往是通过Analyze，然后取最长的走线为基准线，其他的线绕长，向最长线的长度靠近，以便满足DRC要求；
原因：走线最长的改短困难，短的线可以绕长
长的短不了，短的可绕长
差分对截图：
等长截图：
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Cadence Allegro全局修改线宽和线距约束图文教程及视频演示
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cadence allegro - PCB走线 线宽、线距
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ALLEGRO的约束规则的设置教程，手把手教你！
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allegro线宽
pycharm
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3.在Options侧边栏下,Class选择ROUTE KEEPIN,Subclass选择ALL,然后勾选Contract(...
4.设置器件布局区域的方法:
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