如何设计FPGA的PLL模块？

使用FPGA时，要产生需要的特定频率是一件非常简单的事情。一种方法是自己设计对输入的时钟进行倍频和分频。另一种非常简单的方法，使用FPGA自带的PLL，如果运用MegaFunction图形化的设计方法定制PLL模块，仅需几步即可完成。\x0d\x0a打开MegaWizard Plug-In Manager，在Installed Plug-Ins下，展开I/O，找到ALTPLL模块。如果没有选择器件，可以在窗口右边最上选择器件。选择要生成模块的程序语言，输入要生成的模块文件的路径和名字。\x0d\x0a第二步进入到类似web的设定参数窗口，可以点击各个步骤的链接跳到相应步骤去。右上角的About可以看到这个ALTPLL模块的相关信息，Documentation里有模块用户指南、设计参考等参考文档，还可以生成样例波形作为参考。\x0d\x0a1、General/Modes。在General栏里设定器件，速度等级，输入频率，还可以将PLL设置在LVDS模式下（需要器件支持）。在PLL type中设置PLL类型（影响补偿模式）。\x0d\x0a2、（Scan/Lock）设置PLL控制信号。\x0d\x0a3 、Simulation Library选择模拟时使用的库。\x0d\x0a4、 Summary可以看到将要生成的文件。\x0d\x0aMegaFunction的ALTPLL模块实际是使用代码，通过调用altera_mf库中的PLL模块实现PLL的。打开生成的.vhd文件可以看到调用情况。

D1:D4为ABPS,到E1输入，往下往右拉即可

PLL-PHASE-LOCKEDLOOP中文称锁相环,它的基本作用是把频率锁定在一个固定的期望值，它由压控振荡器VCO、鉴相器PD、分频器、电荷泵和低通滤波器组成。PLL工作的基本原理是压控振荡器VCO产生一个震荡频率，输出后经过N倍分频后(N-包括1的正整数)和基准信号同时输入鉴相器，鉴相器通过比较这两个信号的频率差，输出一个直流脉冲电压去控制VCO使它的频率改变。这样经过一个很短的时间，VCO的输出就会稳定下来。

还将使用的频率的准确度和稳定度锁定到参考频率上,根据需要而变化。所谓的锁相，顾名思义就是将相位锁住，由相位检测器、回路滤波器及压控振荡器组成。VCO-分频器-鉴相器-低通滤波器-VCO形成环路LOOP.当分频数N>1时,振荡频率为已知频率的N倍,成为N倍频电路。比如我基频是10MHz，需要100MHz的频率，那就得用VCO产生一个100MHz的频率后10分频，用鉴相器与基频比较，输出一个比较的波形后经过低通滤波，用输出电压控制VCO的输出。基准频率一般用稳定性高的晶振产生，VCO一般通过控制电压来控制变容二极管来调节频率。

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