FPGA编程问题：有多个.v文件与module，把他们加到一个工程里，怎样确定顶层文件？

看谁是顶层module呀，module们樱明都是并行的，只是在语言上看着是顺序的，一般都是状态机，各个模块要等到状态到来时才开始执行。脊皮告他没有什么入口。

说直白点，就是你新建一个test.v，在这个test.v里调用你加进来的那些.v文件就握哪可以了。

你那个S0 S1 S2是哪来的，第二，线盯伍和寄存不要取相同的名字，要寄存器和模兆线相旦则租连要用assign关键字，第三，initial里面的语句是无效的，不会编译到FPAG里面去的

学习FPGA选择VHDL或者verilog HDL。

其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。野皮 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。 当然，如果是集成电路（ASIC）设计人员，则必须首先掌握verilog，颂尘差因为在IC设计领域，90％以上的公司都是采兄搭用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。

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