fpga lvds内核仿真还需要什么文件

1. verilog。verilog中时序逻辑和组合逻辑写法、运算符、企业设计规范、例化方法等就是核心知识；模块结构、信号类型等是识记内容，理解就可以的；function、task、读写文件等就纯粹没必要学了。

2. 测试文件。编写代码后，必须对代码仿真，这个时候就要编写测试文件了。那么要懂得时钟和复位的产悄嫌生方法、信号产生方法、例化等是核心知识，其他内容就没啥必要的。

3. modelsim。modelsim是仿真工具，新建工程、编译工程、解决提示的错误、仿真工程、查看波形、定位问题和解决问题等是核心知识，其他工具中更高级的功能真没必要学先。

4. quartus。当仿真正确后，就要加载工程到板子上跑跑了。quartus的新建工程、综合、配置管脚、下载工程等就是核心知识，会这几步骤就可以了。

5. signaltap。当电路上板后，发现现象不对，此时就需要signaltap去查看芯片内部发生了什么事。signaltap原理、设置、触发条件等设置就是核心知识。要懂得如何通过signaltap去定位问题。

6. 至简设计法学习。经过前面几步，相信你拦运神可以把已有的工程下载到板上看现象了。但你此时还没能力做设计，不懂得如何下手。这时要学习至简设计法。它会教你如何一步一步傻瓜似去完成一个复杂电路的设计，里面很多有实用技巧，熟练运用这些技巧，有助于你写出非常优秀的代简亏码。

尽快掌握以上知识，你就越快学好FPGA，努力加油吧！

把握DCM、PLL、PMCD和MMCM知识是稳健可靠的时钟设计策略的基础。 赛灵思在其FPGA中提供了丰富的时钟资源，大多数设计人员在他们的FPGA设计中或多或少都会用到。不过对FPGA设计新型镇手来说，什么时候用DCM、PLL、PMCD和MMCM四大类型中的哪一种，让他们核租陵颇为困惑。赛改戚灵思现有的FPGA中没有一款同时包含这四种资源

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