VIVADO添加顶层模块灰色，无法添加

需丛者要先在 design_1右键搏陆 基郑顷 然后点 Creat HDL Wrapper...  设置完 set as top 就不是灰色的了

20191017

vivado路径里找不到function文件，就会识别不到，将function文件放到默认路径中去就可以了。

Vivado设虚慧银计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环差宴境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

vivado生成模块连线图：mcs implement完后.bit" -file xup 0 Ex:/点一下 generate bitstream setting 勾选里面bin文件产生选项至于产生mcs 方法 我也没找到 似乎是用tcl命令 比如 tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size。

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁轿唯定则是指设计者将某个模块或者某个网络指定在器件的某个位置。

CoreEL Technologies，赛灵思联盟计划高级成员：

“CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解码器IP 核已被授权给众多客户，用以满足客户的多种友乎应用需求。这种IP 相当复杂，要求使用高性能的FPGA 工具。与早期流程相比，Vivado 工具能够为我们提供更长的运行时间。

实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。此外，它还支持Synopsys 设计约束（SDC），让我们的设计工作更加方便，并且有助于更快地将设好帆悉计集成于客户的设计流程中。”