allegro等长时不显示状态条

要在user preferences editor设置。

Allegro等长设置的二种方法：

建立好BUS后，

第一种：建立Pin Parir的方式来进行等长设置

建立PIN Pair

然后d出下面对话框，选择网络的两端。

选择网络两端

选择建立好的的Pin Pair再建立Match Group。

把相同的网络建立match Grup

重新命名Match Group。

Match Group

设置目标线，0mil:20mil是相对于目标线误差正负20mil。第一种设置的方法到这里结束，下面讲第二种：

设置误差并刷新等长

第二种：建立Sigxplorer模形的方法来设置等长,在建立模形之前，不要建立Xnet网络。

这个也需要建立BUS，这里就不多讲了，不懂的可以看下上面步骤，打开约束规则界面，执行Sigxplorer。

建立SigXplorer模形

d出下面对话框，根据图片进行设置，设置完成后，一定要记得更新。

allegro中 Xnet概念和Xnet等长设置 SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。最高频率可达100M以上，对SDRAM

的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线求： 1. SDRAM

时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。

2.地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。尽量走成菊花链拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。 3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。 根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net

上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然在

CPU内部，线宽线距无法达到上述

要求，利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性，在此区域中另设置适合BGA内部走线的约束。 Xnet在IDE总线等长布线中的应系统中的IDE接口设计EP9315

强大的外设接口能力能够直接驱动

IDE

硬盘，布线时需要注意

IDE

总线的等长设置，但是

IDE

总线这类高速线需要端接匹配，

可以防止信号反射和回流。

如图

2

所示其中的排阻起到了端接匹配的作用，

但使得整个走线被分为好几个

NET

，而

Allegro

中常用的走线长度设置

propagation_delay

和

relative_p

ropagation_delay

只能针对同一

NET

设置

.IDE

总线信号由

EP9315

扇出，要求

EP9315

到

IDE

接口走线

DD*

+UBDD*(

如图

2

中

NET)

等长，误差为

+/-20mil

，最简单的方法是分别设置

DD*

等长和

UBDD*

等长，误差各位

+/-10mil

，就可以达到要求，但是增加了布线难度，特别当

DD*

有较大绕线空间。而

UBDD*

没有足够绕线空

间时。这样设置等长不可行。

Allegro

提供了一种方法，将

DD*

和

UBDD*

走线相加再进行等长比对，这就要

用到

Xnet

。

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