vivado工程中生成了两个时钟ip核，引脚约束对50MHz晶振应该怎么设置

对数据时钟添加延迟add_delay进行设置。

晶振内部振荡器产生的时钟频率fXTAL ≈114、285000000MHz，用户后续都无法更改。

晶振虽然可以在上电状态下通过I2C设置改变输出频率，但是重新上电后又会从Flash里加载出厂设置输出默认的上电频率。

1. 综合有很多约束可以用：KEEP，DONT_TOUCH，MARK_DEBUG。这些都能帮助你实现自己的需求，具体情况具体分析。 综合和实现的各阶段都有-directive命令可以让你尝试各种策略。 2.看一下UG908。 3. HLS生成的IP只能给Vivado用，你可以在ISE工程中导入HLS生成的源代码。 4. 一般一个季度出一个新版本。建议在Xilinx主页下载一个Document Navigator，将Vivado的User Guide阅读一下。有问题时再到相应文档中搜索相关的使用办法。

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