vivado的综合与实现策略怎样设置？

1）选项都在XDC和TCL中，要你手动增加，建议项目相关的放在TCL中，FPGA相关的放在XDC中，和ISE差别有点大，但速度杠杠的，ISE（多核不行，而且结果不稳定）要3个小时的vivado就40分钟搞定，最多8核，飞一般的感觉，服务器配置不能太低。2）我对chipscope持保留态度，testbench是王道，部分信号上示波器，尤其是相位调整。3）我对HLS持保留态度。4）算法还是一步一步自己verilog写出来，C+MATLAB做理论，verilog来实现，弯道超车现在不现实，再等若干年，说不定哪天就好用了。以上是个人看法

. 软件版本问题

Matlab这里有个版本限制，即ISE/System Generator12.1只能完全支持Maltab2009a/b，对Maltab2010a只能beta支持。

ISE版本为Xilinx ISE Design Suite 12.1（提示：在ISE_DS\ISE\sysgen目录下，包含System Generator12.1，但是那个著名的AccelDSP组件找不到了，据说AccelDSP项目暂停，不清楚具体原因，猜测是战略调整）。

（1）把想要观测的信号线加入在线逻辑分析仪中。

（2）上板测试，trigger到想要的实时数据，用一句TCL语句保存为ila格式的文件，那句话是write_hw_ila_data data1 [upload_hw_ila_data hw_ila_1] 。其中data1为用户自己取的文件名，要带上路径，hw_ila_1为要保存的那组实时信号的名字。还有两句是读出保存好的数据的，read_hw_ila_data data1.ila，display_hw_ila_data。

（3）把保存好的.ila格式的文件导入matlab中，用unzip语句解压，会出现一个csv格式的文件，这个文件可以用excel打开，并能直观地看到所有sample。

（4）在excel中用自带的函数功能对数据进行处理，处理后可以再导入matlab中进行高级处理。

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