跪问用VHDL编写的程序编译通过后怎么生成.bdf格式的原理图 EDA设计有很多模块 如何将各模块整合起来 仿出

quartus II里的file目录下creat/update，然后 creat symbol files for current file可以生成模块，然后新建一个bdf文件，双击空白处，会跳出对话框，加入你要的模块即可。斗中

EDA设计有很多模块 如何将各模块整合起来 仿出？这个问题应该是你的程序只有子模块陆陵，早销戚没有顶层模块，写一个顶层模块，就可以整合起来仿真了....

就是说你在你的DESIGN中已经将pn定义为一哗御个信号或者一个逻辑IO口了，这个检查坦尺下有没重复命名的变量就行乱信岩

至于"inst"检测出重复，这是你画一个.bdf文件经常会出现的问题，只需要你把.bdf文件中的所有使用元件重新命名就行，特别是名字为inst,inst0,inst1这几个元件，后面多加几个数，就能解决问题

打开Verilog设计文件,选【File】→【Creat/Update】→【Create Symbol Files for Current File】

选【File】→【New】,在【Device Design Files】下选【Block Diagram/Schematic File】就新建了一个BDF文件

在空白处双击，选择刚刚创建的符号名即可

如果你有多个设计文件，需要再写一个顶层文件来仔灶描述这些设咐冲计的念简扮连接关系，然后只需要生成这个顶层文件的符号。

---