FPGA各个管脚的电压

FPGA的供电基本都有核心电压(VCCINT)和IO电压(VCCIO)两种，有些FPGA还有其他辅助电压，如VCCAUX，VBAT等。核心电压是FPGA内部逻辑运行需要的电压，不全是1.2V，由芯片的制造工艺而定，需要查阅具体的数据手册。

当某一个Bank的VCCIO在硬件电路上确定之后（比如是2.5V），这个Bank上的所有IO引脚都只能2.5V，顶多是在ucf文件中配置相应的电平标准，使得implement的时候，实现工具能产生与之相匹配的bit文件。

扩展资料：

FPGA器件属于专用集成电路中的一种半定制搏雀锋电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。

由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。

FPGA的设计流程包括算法设计、代码仿真以及基晌设计、板机调试，设计者以及实际需求建立算法架构，利用EDA建立设计方岁桥案或HD编写设计代码，通过代码仿真保证设计方案符合实际要求，最后进行板级调试，利用配置电路将相关文件下载至FPGA芯片中，验证实际运行效果。

参考资料来源：百度百科-FPGA

在Vivado中，主要通过对xdc文件的写入与修改来完成对管脚的约束。设定管脚约束的语法为：set_property PACKAGE_PIN "引脚编号肆尘碧" [getports "端口名称"]

如图中编码器裂举的管脚兄知约束为：

set_property PAKAGE_PIN "V16" [getports {D[0]}]

set_property PAKAGE_PIN "W16" [getports {D[1]}]

set_property PAKAGE_PIN "V17" [getports {D[2]}]

set_property PAKAGE_PIN "W15" [getports {D[3]}]

set_property PAKAGE_PIN "E19" [getports {Q[0]}]

set_property PAKAGE_PIN "U19" [getports {Q[1]}]

（1）初始化

系统上电后，如果FPGA满足以下条件：Bank2的I／O输出驱动电压Vcc0_2大于lv；器件内部的供电电压Vccint为2．5v，器件便会自动进行初始化。在系统上电的情况下，通过对PROG引脚置低电子，便可以对FPGA进行重新配置。初始化灶差改过程完成后，DONE信号将会变低。

（2）清空配置存储器

在完成初始化过程后，器件会将INIT信号置低电平，同时开始清空配置存储器。在清空完配置存储器后，INIT信号将会重新被置为高电平。用户可以通过将PROG或INIT信号(1NIT为双向信号)置为低电平，从而达到延长清空配置存储器的时间，以确保存储器被清空的目的。

（3）加载配置数据

配置存储器的清空完成后，器件对配置模式脚M2、N1、M0进行采样，以确定用何种方式来加载配置数据。

（4）CRC错误检查

器件在加载配置数据的同时，会根据一定的算法产生一个CRC值，这个值将会和配置文件中内置的CRC值进行比较，如果两者不一致，则说明加载发生错误，INIT引脚将会被置低电平，加载过程被中断。此时若要进行重新配置，只需将​​PROG置为低电平即可。

（5）START-UP

在START-UP阶段中，FPGA会进行一下 *** 作：

①将DONE信号置高电平庆改，若DONE信号没有置高，则说明数据加载过程失败；

②在配置过程中，器件的所有I／O引脚均为三态，此时，全局三态信号GTS置低电平，这些I／O脚将会从隐判三态切换到用户设置的状态；

③全局复位信号GSR置低电平，所有触发器进入工作状态；

④全局写允许信号GWE置低电平，所有内部RAM有效；

整个过程共有8个时钟周期C0-C7。在默认的情况下，这些 *** 作都和配置时钟CCLK同步，在DONE信号置高电子之前，GTS，GSR，GWE都保持高电平。

---