用quartus2编写的程序出现错误 Error (10170): Verilog HDL syntax error at xxxx.v(1) near text ";"; exp

出现此错误一般有以下三种情况：

1.某一句代码后面缺少“；”；

2.begin 和end不对应；

3.某一个变量在always语句中等号的左边却没有定义成reg类型。

一眼看上去就很别扭，，，key作为复位为啥是输出？仔细一看真是这个问题

key应该作为输入 ，不定义为输入，作为未赋值的寄存器reg，默认值为0，也就是说你这个整个逻辑一直处于

sec_a<=0

sec_b<=0

min_a<=0

min_b<=0

hour_a<=0

hour_b<=0

的状态。综合时候把你的程序都优化没了。你直接在定义“reg key” 的时候给个初值1应该就好了。

1、执行菜单【File】-【Open Project?】命令，在quartus中打开一个设计项目。

2、执行菜单【Tools】-【Megawizard Plug-In Manager?】命令，打开Megawizard Plug-In Manager设置向导。

3、这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮。

4、右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮。

5、How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】。

6、FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】。

7、这一步可以默认设置不变，下一步【next】。

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