Verilog中如何调用子程序

比如：模块1

module A（

input a,

input b,

output c）；

assign c = a &b；

endmodule

模块2调用模块1：

module（

input d，

input e，

output f

）；

wire c1

A A_inst(

.a(d),

.b(e),

.c(c1)

)

assign f = c1 + 'b1

endmodule

verilog在调用模块的时候，信号端口可以通过位置或名称关联。

调用形式：module and （C，A，B）；input A，B；output C；... endmoduleand A1 (T3, A1, B 1)//A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。and A2（.C（T3），.A（A2），.B（B2））；//在对A2实例化时采用名字关联，C是and 器件的端口，其与信号T3相连，A对应A2，B对应B2。

Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。