quartus中怎么把自己编的程序生成一个模块符号?

1、执行菜单【File】-【Open Project?】命令，在quartus中打开一个设计项目。

2、执行菜单【Tools】-【Megawizard Plug-In Manager?】命令，打开Megawizard Plug-In Manager设置向导。

3、这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮。

4、右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮。

5、How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】。

6、FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】。

7、这一步可以默认设置不变，下一步【next】。

1.建立工程file ->new project wizard

2.建立文件file ->new ->verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis &synthesis(两个小箭头的图标)

3.建立仿真文件 file ->new ->vector waveform file ，添加要仿真的变量,保存（一定要手动保存），然后在主界面的Assignments ->settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf

4.仿真步骤：主界面Processing ->generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）

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