用vhdl设计四输入与门，两种方法

第一种方法，程序如下:

library ieee；

use ieee.std_logic_1164.all；

entity and4 is

port (a,b,c,d : in std_logic；

z : out std_logic )；

end and4；

architecture medied of and4 is

begin

z <= (a and b) and (c and d)；

end medied；

第二种方法，程序如下:

library ieee；

use ieee.std_logic_1164.all；

entity and4 is

port (a,b,c,d : in std_logic；

z : out std_logic )；

end and4；

architecture medied of and4 is

signal abcd : std_logic_vector(3 downto 0)；

begin

abcd <= a&b&c&d；

process(abcd)

begin

case abcd is

when "1111" =>Z <= '1'；

when others =>z <= '0'；

end case；

end process；

end medied；

此外还有很多写法可以实现4输入与门这个功能。

这样的程序并不复杂，建议楼主多动手写写，不能总依赖别人，自己摸索出来的东西才印象深刻。

希望你认真学习，学有所成。

我觉得效果都是一样的 ，第一个用了一个进程 进程是并行语句（内部是顺序语句） 第二个直接用的并行信号赋值语句（它本身可以作为顺序语句来用，也可以作为并行语句来用） 所以效果应该一样

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