VCS编译命令

使能verilog2000的标准

统一所有的timescale

-f采用绝对路径；-F与-f类似，也可以采用绝对路径，同时也支持相对路径，但不允许嵌套使用。

VCS用-F解析filelist时，不允许文件嵌套使用，不支持`include “xxx.v”这种写法，改为-f便ok了。

`include "xxx.sv"

要用+incdir把xxx.sv的路径指明。

编译完成后，自动执行当前编译生成的可执行文件

初始化RTL中所有mem的所有bit初始值

初始化RTL中所有reg的所有bit初始值

-的一般是编译时用的，编译工具自带的。

+的是插件，环境，验证语言，等等加的，可扩展的，自定义的。

+libext+.v

-y XXX/memory/all/work/verilog 定义verilog的库

-f rtl_top.f

-f env.f

testbench的顶层module名字是top， 收集top下的例化的rtl顶层模块的下面所有层的覆盖率

如果用到了dw的东西

一般加上选项

-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v

VCS（Virus Construction Set），病毒构造集，于1991年3月发布，这一工具出现在了公告版系统社区，它为有抱负的病毒编写者提供了一个简单的工具包，用于创建他们自己定制的恶意代码。编译型Verilog模拟器

VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。 VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 手机中设置的“待办事项”属于.vcs格式。 VCS：罪恶都市物语(17张) （Grand Theft Auto:Vice City Stories） 游戏名称 Grand Theft Auto : Vice City Stories（侠盗猎车手：罪恶都市物语） 游戏简称 GTA：VCS 制作厂商 Rockstar Leeds 代理发行 Rockstar Games 游戏人数 1人 游戏平台 Psp Ps2 发行日期 2006年11月03日 这次《侠盗猎车手：罪恶都市物语》虽然与 PS2 版的《侠盗猎车手：罪恶都市》(Grand Theft Auto: Vice City)几乎同名，但其实故事内容是全新制作，背景设定于 1984年的罪恶都市，在这个光鲜丽亮的大都会里，潜藏着许多不堪的犯罪事件，这个城市恍如罪恶之都，充斥着贩毒与暴力事件。 玩家将扮演主角 Vic Vance ，Vic 是名勇猛的斗士，为了家人、国家和他自己而战，在一个错误决定下，Vic 接下一项艰难的工作，而在这个充满着诱惑与贪婪的城市中，究竟 Vic 该如何自处？他该融入其中还是冒着横死街头的风险？玩家必须得做出自己的抉择。 《侠盗猎车手：罪恶都市物语》画面较之前作《侠盗猎车手：自由城故事》有了一定的提升，游戏的光影效果更加出色，人物更加真实，而且在同屏幕显示人物上也有了一定提升。游戏的祯数一直保持在40FPS左右，这点还是非常不错的，可见厂商的制作诚意。超过90首80年代的经典歌曲将会在游戏中以背景音乐的形式出现，超经典系统“黑人电台”也将收录本作，配合着那充满hip-hop风格音乐展现给大家的将会是一款全新的《侠盗猎车手：罪恶都市物语》。 PSP版《侠盗猎车手：罪恶都市》将会采用全新的故事主线，任务和游戏方式，并且保留很多系列的经典的设定，而非单纯的移植游戏，游戏中可以让玩家体验到前所未有的视觉享受，而且游戏中的主角将可以游泳。游戏里的场景比前作《侠盗猎车手：自由城故事》要足足大上两倍，超过100种的交通工具可供玩家选用，其中更包括直升飞机和摩托车。而且本作将会增加PS2版《侠盗猎车手：罪恶都市》所没有的新任务，任务，歌曲，交通工具等。游戏中的人物也将重新制作，就是算你玩过PS2版《侠盗猎车手：罪恶都市》也能在PSP版里找到全新的乐趣。 （可用PS2模拟器在PC上玩）

verilog用ALTERA软件编写vcs。

如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。

verilog设计：

描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成。

而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。

使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。