FPGA 相位差测量模块的设计

因为被迫下岗，就不介绍了。在本人下岗后，还保留了过千个高频陶瓷骨架线圈，用一个3DG12振荡输出的高频电流经过电容器耦合，就能点亮电子管收音机指示灯泡，这是一种额定电压6.3V，工作电流过百毫安的白炽灯。本人与许多出版社联系过三十多年，他们都不愿意出版；本来是要以数十元一套的价格，连同调试细则以成本价格出售，涉及许多种实际线路，都是现有科技书籍、教材没有的内容，引进版的固体电路教材也没有这些内容，在副sheng级待遇正ting级干部的行政命令下，这些高频陶瓷骨架也被园林科全部销毁了。就以低频模拟电路为例，当本科生无能为力的时候，再上研究生也无效；这与数学、外语、中文、机械加工、生物工程等等不同，高考题目中学生有的做不出来，换个高学历的就有可能做出了，这个翻译、写作小学生不行，来个高学历的就可以了，而创造不出名著；这个零件加工不出来，进口加工设备就迎刃而解了，而材料制造水平总是徘徊不前；这个基因条件下研究水平的课题做不下来，引进进口试剂、设备、参考最新国外文献就拿下来了，而进口试剂国产化却久攻不克；而单车贼、开锁匠水平再高，也制造不出发达国家的精密机械锁具；临床医生、外科大夫的医术在高明，也制造不出先进的诊断仪器、手术器械、药品；飞机驾

直接判断输出就可以了。

LIBRARY ieee

USE ieee.std_logic_1164.all

USE ieee.std_logic_arith.all

USE ieee.std_logic_unsigned.ALL

ENTITY bit_detect IS

PORT

(

data1b_in : in std_logic

data2b_out: out std_logic_vector(1 downto 0)

)

END bit_detect

ARCHITECTURE arc OF bit_detect is

BEGIN

data2b_out<="10" when data1b_in='1' else

"01" when data1b_in='0' else

"ZZ"

END arc

---