如何将自己写的verilog模块封装成IP核

将你的设计制作成blackbox，也就是网表文件，这样州扒好别人看不到你的设计但是可以调用你的模块了。

blackbox只此哪是普通网表而已。册铅xst的综合结果就可以直接作为blackbox使用。

通常blackbox外部还会连接其他逻辑，所以blackbox中一般不插入iobuf。在xst属性中去除insert

io

buffer的选项。

将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：

1. 什么是BlackBox

- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。

- 通常付费IP都会以BlackBox的形式

2. 如何使用BlackBox

- BlackBox网表可以是EDIF或NGC文件。

- 每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。这个HDL只说明BlackBox的端口信息，而不提供具体实现信息。这个只提供端口信息的HDL文件称为Wrapper。Wrapper的名字通常需要与BlackBox网表的名字相同。

- 在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。然后像普通的模块一样在其上层声明和例化就可以使用。

- BlackBox网表文件可以放在ISE工程目型埋逗录中，也可以放在其他任意文件夹内。当不放在ISE工程目录时，需要在Translate属性中将Macro Search Path指向这个目录。多个目录使用"|"分割。

3. 如卜卖何制作BlackBox

- BlackBox只是普通网表而已。XST的综合结果就可以直接作为BlackBox使用。

- 通常BlackBox外部还会连接其他逻辑，所以BlackBox中一般不插入IOBUF。在XST属性中去除Insert IO Buffer的选项。

引自：http://www.cnblogs.com/youngfq/archive/2011/06/15/2081123.html

=======================第二篇=======================

【问】ISE开发套件能否将自己写的模块封装成ip？这里所说的IP是指类似于用core generator生成的IP格式。

若不能，是否还有其它的工具能将自己所写液岩的模块封装成IP

【答】这个可以吧，你如果只是做成一个IP core用ISE里面的开发套件就行了，如果要接到xilinx的microblaze核或者是powerpc核上就要用XPS来生成

引自：http://www.eetrend.com/forum/100023865

你要封装的xilinx 一样，那就得用他提供的tcl脚本来做gui

需要把你所有的参数做成可配置的

个人真的不建议你这样做，如果你想把ip核给别人用，又想保护知识产权

直接做成ncd文件就可以了，别人是看不见扰运你的代码的，但宴早他还是能使用功缓祥梁能

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