Verilog程序 流水灯

看你这代码真悔敬的很蛋疼，我给你写一个：

module led(clk,rst,led0,led1)

input clk,rst output led0,led1

reg [31:0 ]cnt_led0

reg [31:0 ]cnt_led1

reg led0,led1

begin

if(rst) begin cnt<=0led0<=0led1<=0 end

else

begin

cnt_led0<=cnt_led0+1

cnt_led1<=cnt_led1+1

if(cnt_led0==99) begin led0<=~led0cnt_led0<=0end

if(cnt_led1==999) begin led1<=~led1cnt_led1<=0end

end

end

以上代码应该可以实现led1闪烁是led0频率的十渗握分之一，只需调整一下CLK的频率即可实现人眼可分辨的频闪丛前庆，led1是CLK频率的2000分频，led0是CLK的200分频

可以看桐悄看verilog语法书，具体代码如下：

always @ （posedge clk）

begin

if（SW）//SW是一个开关，分配一个开关引脚

light<=1//输出高电平，灯点亮

else

light<=0输出低电平，灯灭

end

这是一个非常简单的程序，如果你看过一边语法书后咐橡这样的都不会写，那你可局简渣以不要做fpga了。

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