1、打开quartus II,用verilog源文件,先点击file文件,下来菜单点击create/update。
2、然后我们选择右侧的create symbol file for current file生成原理图。
3、打开羡告早后界面随意友衫右键d出下来列表,选择insert。
4、右边出现选择菜单,点击选择symbol。
5、在选择兄雀的框中选择点击一个你需要的路径点击即可生成原理图到文件夹。
准备好hdl源文件手喊枯,编译综合都能通过,毕洞在projectnavigator
中的file
目录下找到渗闷源文件,右键点击源文件,选中
create
symbol
files
for
current
file;完成后就生成了原理图,不过符号只能在符号文件中打开使用。
always语句外信衫巧的赋值要加上关键字assign,滑键称为塌码连续赋值 reg [7:0] DB[27:0]assign DB[0]=8'h5A //Z assign DB[1]=8'h6B欢迎分享,转载请注明来源:内存溢出
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