一个关于用verilog HDL编写时钟程序发生错误的问题，请大神解决

多半是你把衡亮薯咐者 Ld_alert 定义键嫌为 reg 类型了，改为 wire 看看？

If a continuous assignment is needed, you must use a wire data type.

用若干异步时钟是在给自己找麻烦阿,建议改成单一时钟域处理, 异步郑老的设计一般都不用,特别是产生喊盯升若干个分频时钟的情况下时序上没法检查和被编则大译器优化,用单一时钟一样可以完成你的功能,建议修改程序!

在module paobiao中把执行条件srt=1，在module shizhong中樱姿带把执行条件srt=0

通过按键册氏消抖，当按键按一下是对外部srt=~srt执行一脊芦次。其他的计时很容易设计。

---