FPGA设计中的仿真有哪三种

FPGA设计中的仿真有：

1、RTL级行为仿真（又称作为功能仿真、前仿真）；

2、综合后门级仿真；

3、时序仿真（又称为后仿真）。

第一个仿真嫌含可以用来检查代码中的错误以及代码行为的正确性，其中不包括信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。

第二个仿真绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者段蚂VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用。

输出的Verilog或者VHDL网表可以用来仿真，综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。

第三个仿真在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件。

扩展资料

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线芹燃笑（Interconnect）三个部分。

现场可编程门阵列是可编程器件，与传统逻辑电路和门阵列相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O。

由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。

参考资料：

百度百科-FPGA

百度百科-若贝FPGA仿真

百度百科-FPGA设计

你做的是什么。仿真正确只能说明功能建立无误。信号是否发送到了被控制芯片无所可知磨迹。整个调试过程很复杂，没正确输出未必是FPGA的问题。被控制芯信培片也可能出现问题。电源供电，控制连接，引脚配置，和时序控制都需要检查的。滑游唯

下面是xilinx的一个做后防的流程。

1.进行综合：双击 Synthesize – XST ，想生成 Post-Synthesis Simulation Model，双击Generate Post-Synthesis Simulation Model即可，会在工程文件夹下生成netgen\synthesis\count4_synthesis.v等文件

。

2.进行实现穗世：芦春双击 Implement Design ，完成后，双击Generate Post-Place &Route Simulation Model.。生成布局布线后仿真模猜哗肢型。

3.切换到 Simulation ,选中Post-route。

4.然后选test bench文件，双击下面的Simulate Post-Place&Route Model，启动modelsim。

在modelsim中观察仿真波形。可以看到输出有明显的延时。

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