怎么用Verilog的语言点亮一个灯！

可以看桐悄看verilog语法书，具体代码如下：

always @ （posedge clk）

begin

if（SW）//SW是一个开关，分配一个开关引脚

light<=1//输出高电平，灯点亮

else

light<=0输出低电平，灯灭

end

这是一个非常简单的程序，如果你看过一边语法书后咐橡这样的都不会写，那你可局简渣以不要做fpga了。

module run_led(clk,rst,led)//module port

input clk//system clock

input rst//system reset

output [7:0] led// 8bits led

reg [7:0] led

reg [25:0] count

always @ (posedge clk ) begin

if(rst || count[25]==1) begin

count<=26'b0

end

else

count<=count+1

end

always @ (posedge clk) begin

if(rst)

led<=8'b0000_0001

else begin

if(count[25]==1) begin

led<=((led<<1)+1)

end

end

end

endmodule

这是搜族我自己写的，实验正确符合乱漏空楼主要求！嘿嘿。。。哗瞎

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