module shift_tb
regclk
regdin
wiredout
parameterPeriod = 10
shift u1 (
.clk(clk),
.din(din),
.dout(dout)
)
initial
begin
clk = 0
din = 1'b0// 初始化输入din
rst = 0 // 低电平复位
#100
rst = 1 // 复位结束
end
always #(Period/2) clk <= ~clk // clk为10ns
always @(posedge clk)
begin
din <袜晌= {$random} % 2 // 产生0和1的随机数,用来告毕锋做随机输入值
end
endmodule
建数李立.v文件,文件名为 shift_tb.v ,这个就是仿真文件。
1、首先,打开vt软件,进入首指缺页面,然后在页面左上角,点击文件选项,进入菜单。2、其次,在菜单选逗枝项中,找到项目文件,点击打开,然后读取一个igs模型文件做为毛坯。
3、最后者辩,读取完成后,点击开始即可设定仿真坐标系。
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