如何设计FPGA的PLL模块？

使用FPGA时，要产生需要的特定频率是一件非常简单的事情。一种方法是自己设计对输入的时钟进行倍频和分频。另一种非常简单的方法，使用FPGA自带的PLL，如果运用MegaFunction图形化的设计方法定制PLL模块，仅需几步即可完成。\x0d\x0a打开MegaWizard Plug-In Manager，在Installed Plug-Ins下，展开I/O，找到ALTPLL模块。如果没有选择器件，可以在窗口右边最上选择器件。选择要生成模块的程序语言，输入要生成的模块文件的路径和名字。\x0d\x0a第二步进入到类似web的设定参数窗口，可以点击各个步骤的链接跳到相应步骤去。右上角的About可散灶闭以看到这个ALTPLL模块的相关信息，Documentation里有模块用辩册户指南、设计参考等参考文档，还可以生成样例波形作为参考。\x0d\x0a1、General/Modes。在General栏里设定器件，速度等级，输入频率，还可以将PLL设置在LVDS模式下（需冲裂要器件支持）。在PLL type中设置PLL类型（影响补偿模式）。\x0d\x0a2、（Scan/Lock）设置PLL控制信号。\x0d\x0a3 、Simulation Library选择模拟时使用的库。\x0d\x0a4、 Summary可以看到将要生成的文件。\x0d\x0aMegaFunction的ALTPLL模块实际是使用代码，通过调用altera_mf库中的PLL模块实现PLL的。打开生成的.vhd文件可以看到调用情况。

如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。因此，进行PLL 设计的第一步应当是仿真。我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频

率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分卜困频器R 分频后的参考频率。采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N 分频或是蔽祥小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降型并念。

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