Quartus II编写的VHDL，信号各位传递延时不一致？

很多教材都强调了FPGA与CPLD的一个不同之处：FPGA的内部时延不可预测，而CPLD就可以在某种程度上避免这个问题。

你列举的问题恰销戚巧好说明了这一点。我估计你编译和仿真的前提亏键包含了器件选择为某种FPGA而不是CPLD。

你将器件选择为MAX3000A系列的EPM3128ATC100试仔中试？这是一个典型的CPLD器件。

仅从错误提示来看,说的是Verilog HDL语言语法错误,我认为应该册闭是你在使用软件建立VHDL文件是选 错了选项唤姿让,错选成和局了Verilog HDL文件,你应该选择VHDL文件.

你可以尝试一下,如果正确请采纳.

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