verilog实现4*4键盘

没看明白你到底想问啥……
根据你现在的这些资料，没法写代码的，只能大概给你说说思路。
定义两个reg型变量，a和b，分别存储两次按键输入的数值（很可能是扫描输入的，如果是扫描方式的话，就像楼上说的一样），然后定义一个c，根据开发软件的不同，有的可以直接写c=ab，有的必须要调用乘法核。计算完成后，需要查表确定显示输出方式（以七段数码管为例，要做出一个表格，标志着每个数字对应led的每个管脚电平）。
一般来讲就是这样

用Verilog语言实现任意整数分频器   

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛（Xil）的DLL来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟 *** 作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D，D=~Q(n),clk_out=Q(n+1)

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

占空比为非50%的三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。

module three(clk_in,rst,clk_out); 
input clk_in,rst;
output clk_out;
reg  clk_out;
reg [1:0] count; 
always @(negedge rst or posedge clk_in)
begin
if(rst==0)
begin
count<=0;
clk_out<=0;
end
else
begin  
count<=count+1; 
if(count==1)
clk_out<=~clk_out;
else if(count==2)
begin
clk_out=~clk_out;
count<=0;
end  
end  
end
endmodule

另一种实现：

module div3(CLKIN,CLKOUT,RESETn); 
input CLKIN,RESETn; 
output CLKOUT; 
wire d; 
reg     q1,q2; 
wire         CLKOUT;

always @(negedge RESETn or posedge CLKIN) 
begin 
if (RESETn==1'b0) 
q1<=1'b0; 
else 
q1<=d;   //q1是d延迟一个时钟后的信号
end
always @(negedge RESETn or posedge CLKIN) 
begin 
if (RESETn==1'b0) 
q2<=1'b0; 
else
q2<=q1;   //q2是q1延迟一个时钟后的信号
end
assign d=~q1 & ~q2;  //d在一个周期内，一个clk为高，另外两个clk为低
assign CLKOUT=q2;
endmodule

电路中，利用两个D触发器和简单的门电路即可实现。

如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。

这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

举例：用Verilog语言写的三分频电路

方法一：

//上升沿触发的分频设计
module three(clkin, clkout);
input clkin;//定义输入端口
output clkout;//定义输出端

reg [1:0] step1, step;

always @(posedgeclkin)
begin
case (step)   //这个状态机就是一个计数器
2'b00: step<=2'b01;
2'b01: step<=2'b10;
2'b10: step<=2'b00;
default :step<=2'b00;
endcase
end

always @(negedgeclkin)  //step1与step相差半个clk
begin
case (step1)
2'b00: step1<=2'b01;
2'b01: step1<=2'b10;
2'b10: step1<=2'b00;
default :step1<=2'b00;
endcase
end

assign clkout=step[1] | step1[1]; //利用step和step1高位的或运算，实现在15个clk时翻转。
endmodule

用Verilog语言写五分频电路，占空比为50％：

module div_5 ( clkin,rst,clkout );
input clkin,rst;
output clkout;
reg [2:0] step1, step2;
always @(posedge clkin )
if(!rst)
step1<=3'b000;
else
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b010;
3'b010: step1<=3'b000;
default:step1<=3'b000;
endcase
end
always @(negedge clkin )
if(!rst)
step2<=3'b000;
else
begincase (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b011; //注意调换了顺序，目的为了使最低位为1的情况互邻
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000;
default:step2<=3'b000;

endcase
end
assign clkout=step1[0] | step2[0]; //step1与step2 最低位相或

endmodule

下面给出一个任意整数分频器的代码：

module divn(clk,rst_n,o_clk);
input clk,rst_n;
output o_clk;
parameter WIDTH = 3;
parameter N = 5;
reg [WIDTH-1:0] cnt_p,cnt_n;   //count_pose,count_nege
reg clk_p,clk_n;
assign o_clk = (N==1) clk : (N[0])(clk_p&clk_n) :clk_p;
//如果N=1,o_clk=clk; 如果N为偶数，o_clk=clk_p; 如果N为奇数，o_clk=clk_p & clk_n，
//之所以是相与运算，是因为clk_p和clk_n两者高电平比低电平多一个clk，而两者相差半个clk,相与结果使//o_clk占空比为50%
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt_p<=0;
else if (cnt_p==(N-1))
cnt_p<=0;
else cnt_p<=cnt_p+1;
end
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
clk_p<=0;
else if (cnt_p<(N>>1))  //N>>1，计数到N/2时，时钟翻转。如果将 cnt_p< 改成 cnt_p<=，则clk_p低电平比//高电平多一个clk，如果clk_n也做类似修改，则N为奇数时，应执行相或运算， o_clk=clk_p | clk_n
clk_p<=0;
else clk_p<=1;
end
always @ (negedge clk or negedge rst_n)
begin
if(!rst_n)
cnt_n<=0;
else if (cnt_n==(N-1))
cnt_n<=0;
else cnt_n<=cnt_n+1;
end
always @ (negedge clk or negedge rst_n)
begin
if(!rst_n)
clk_n<=0;
else if (cnt_n<(N>>1))
clk_n<=0;
else clk_n<=1;
end  
endmodule

另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+05），然后再进行二分频得到。得到占空比为50%的奇数倍分频。

下面讲讲进行小数分频的设计方法

小数分频：首先讲讲如何进行n+05分频，这种分频需要对输入时钟进行 *** 作。基本的设计思想：对于进行 n+05分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才 为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+05分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数 器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上 升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+05分频时钟的周期，触发时钟都是 要翻转一次

方法二：
// 如果duty cycle =50%, 可以第一个周期
第二个周期输出原先clock,第三个周期输出低
这样可以实现三分频，
输出是占空比1:1的三分频

module three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut;

always @(posedgeclk)
if(!d)
q1=1'b1;
else
q1=~q1 ; 

always @(negedgeclk)
if(!d)
q2=1'b1;
else
q2=~q2 ;  

always @(q1 or q2)
d=q1&q2 ;    //d在一个周期内，05个clk为高，1个clk为低

always @(posedge d)
throut=~throut;

endmodule

任意整数带小数分频的设计

基本原理：

采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器。

然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。

若设计一个分频系数为101的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：

F=(910+111)/(9+1)=101

从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大，在设计中使用的非常少。

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写Verilog代码时，如何控制一个信号线的拉高与拉低。

比如，数据到来时，把WE拉低，达到数据保持时间后，再拉高，数据之间有毛刺，此时WE已是低电平。就是数据到来一段时间后，WE拉低，数据快要变换时，再拉高，在数据与数据之间的连接处WE是高电平。我一开始感觉时钟的波形挺像，可总控制不好，有时WE的变化在一展开

暴走鹰枭 | 浏览 506 次

我有更好的答案

发布于2011-06-14 09:21最佳答案

if(data_in)
WE<=0;
if(!WE)
WE<=~WE;
//这是拉低一个时钟，如果拉低多个时钟，可以用计数器控制，关键代码如下：
if(data_in&&cnt==5'h13)
WE<=0;
else begin
WE<=1;
cnt<=cnt+1;
end
//这是拉低20个时钟周期

追问

这里data_in是一位数据，如果是多位，比如4位输入或更多，改怎么判断数据的变化呢？

追答

假设输入是4位的，则可以这样判断：
for(i=0;i<=3;i=i+1)
if(data_in[i])  //或者 if(!data_in[i]),可根据需要选择

module ShitReg(cp, rst, din, dout);
input cp;
input rst;
input din;
output reg [7:0] dout;
reg regin;
key_clk FF0(cp, din, regin);
always @(posedge cp or posedge rst)
begin
if(rst)
dout = 8'b11111111;
//else begin
dout = dout << 1;
dout[0] = regin;
//end
end
endmodule
module key_clk(clk, in, out); //去抖动
input clk;
input in;
output reg out;
reg in1;
reg in2;
reg count; //计数器宽度？？？
always @( posedge clk)//CLK 50M
begin
count <= count+1;
if(count == 500000)
begin
in1 <= in;
count <= 0;
end
in2 <= in1;
out <= in2 & (!in1);
end
endmodule
代码写的很不规范，问题较多～

BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
目前，大型设计通常推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了知足同步时序设计的要求，通常在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源通常使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的全部可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(BlockSelectRAM)的时延和抖动都为最小。为了适应复杂设计的须要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增长，最新的VirtexII器件最多能够提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语经常使用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等

module test
(
input CLK,
input RSTn,
input a,
input b
);
//检测a的负沿
reg F1,F2; // F2 Previous State, F1 Current State
always@(posedge CLK or negedge RSTn)
if(!RSTn)
begin
F1<=1'b0;
F2<=1'b0;
end
else
begin
F1<= a;
F2<= F1;
end
wire Adown = !F1 & F2;
//检测b的负沿
reg F3,F4; // F4Previous State, F3 Current State
always@(posedge CLK or negedge RSTn)
if(!RSTn)
begin
F3<=1'b0;
F4<=1'b0;
end
else
begin
F3<= b;
F4<= F3;
end
wire Bdown = !F3 & F4;
//Q的加减
reg [9:0]Q;
always @(posedge CLK or negedge RSTn)
if(!RSTn)begin Q <= 10'd100; end
else
begin
if(a == 1'b1)begin Q <= Q + 10'd5; end
if(b == 1'b1)begin Q <= Q - 10'd5; end
end
纯手打，望采纳，欢迎追问～～

这种行为最好不要用组合电路写，而且start还是高电平有效，任何一点噪音都会容易使低电平变成高电平，如果一定是用组合电路建议默认值用高电平，低电平start有效。其次因为总是会start，所以先要查data的变化情况，如果data是稳定的应该不会出现上面的情况；最后是按键防抖动问题。

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