设某机主存1MB,用1Mb片的DRAM芯片构成方阵,芯片最大刷新周期2ms,问在2ms内至少应

1 用16K × 1位的DRAM芯片构成64K × 8位的存贮器。要求：
（1）画出该寄存起组成的逻辑框图。
（2）设存贮器读 / 写周期均为05μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存贮单元刷新一遍，所需实际刷新时间是多少？
解：（1）根据题意，存储器总容量为64KB，故地址线总需16位。现使用16K×1位的DRAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图A173所示，其中使用一片2：4译码器
图A173
(2) 根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较合理。
对DRAM存储器来讲，两次刷新的最大时间间隔是2ms。
DRAM芯片读/写周期为05μs。假定16K×1位的RAM芯片由128×128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =156μs，可取刷新信号周期为15μs。
2 有一个16K×16位的存储器，由1K×4位的DRAM芯片构成（芯片是64×64结构）。问：
(1)共需要多少RAM芯片？
(2)存储体的组成框图
(3)采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少
(4)如采用集中刷新方式，存储器刷新一遍最少用多少读／写周期？死时间率是多少？
解：（1）存储器的总容量为16K×16位=256K位，所以用DRAM芯片为1K×4位=4K位，故芯片总数为： 256K位/4K位 = 64片
（2）由于存储单元数为16K，故地址长度为14位（设A13~A0）。芯片单元数为1K则占用地址长度为10位（A9~A0）。每一组16位（4片），共16组，组与组间译码采用4：16译码。组成框图如图所示。
(3) 采用异步刷方式，在2ms时间内分散地把芯片64行刷新一遍，故刷新信号的时间间隔为2ms/64 = 3125μs，即可取刷新信号周期为30μs。
（4）如采用集中刷新方式，假定T为读/写周期，如16组同时进行刷新，则所需刷新时间为64T。设T单位为μs，2ms=2000μs，则死时间率 =（ 64T/2000）×100%。
3 用16k×8位的SRAM芯片构成64K×16位的存储器，要求画出该存储器的组成逻辑框图。
解：存储器容量为64K×16位，其地址线共为16位（A15—A0），数据线也是16位（D15—D0）
SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此，组成存储器时须字、位同时扩展。字扩展采用2 ：4译码器产生片选信号，以16K为一个子模块，共4个子模块。位扩展采用两片串接。

芯片数=总容量/容量=4k8÷1k4=8片
图我就不画了,存储器共有12根地址线其中2根连译码器产生4个片选信号,剩下的10根连所有的芯片,用作片内寻址1k4的芯片2个一组,共4组,一组连一个片选信号还有一个读信号线,连所有芯片

存储总容量为64KB，故地址总线需16 位。现使用16K8 位DRAM 芯片，共需16 片。芯片本身地址线占14 位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其中使用一片2：4 译码器。

根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为05us，如果采用集中刷新，有64us 的死时间，字扩展有串联 位扩展有并联，要44=16个DRAM芯片。

工作原理

存储器是用来存储程序和各种数据信息的记忆部件。存储器可分为主存储器(简称主存或内存)和辅助存储器(简称辅存或外存)两大类。和CPU直接交换信息的是主存。

主存的工作方式是按存储单元的地址存放或读取各类信息，统称访问存储器。主存中汇集存储单元的载体称为存储体，存储体中每个单元能够存放一串二进制码表示的信息，该信息的总位数称为一个存储单元的字长。存储单元的地址与存储在其中的信息是一一对应的，单元地址只有一个，固定不变，而存储在其中的信息是可以更换的。

百度百科-存储器

2114是1K4的RAM存储器，4个2114地址线、控制线并联，数据线单独组成1K16 ，4组地址线、数据线、we端并联可以组成4K16位的存储器，加上ls138 3-8线译码器或者ls139双2-4线译码器分别接在各组的cs端，就可以了。

1、函数Y简化有问题

正解流程：

Y1=AC，Y2=BC，

Y=(Y1+Y2)'=(AC+BC)'=[C(A+B)]'=C'+(A+B)'=C'+A'B'，而不是Y=C'+(AB)' ！

2、Y波形图也存在误差

正确作图：

线路标注：

J1=Q2，K1=Q2' ，J2=K2=Q1’；

按 Qn=J Q' + K' Q；

则 Q1n = Q2，

初态 Q1=Q2=0；

第1个脉冲后，Q1n = Q2 =0，Q2n = Q1' Q2’+ Q1 Q2 =1；

第2个脉冲后，Q1n = Q2 =1，Q2n = Q1' Q2’+ Q1 Q2 =0；

第3个脉冲后，Q1n = Q2 =0，Q2n = Q1' Q2’+ Q1 Q2 =0；

完成一个循环

扩展资料：

现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二进制数据的数字电路。

参考资料来源：百度百科-数字电路-分析方法

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