ise怎么调用modelsim仿真？

产生ISE仿真库文件，开始-》所有程序-》Xilinx ISE Design Suits ->ISE Desin Tools ->Tools->Simulation Library Compilation Wizard
选择你需要的版本，本版本选择modelsim SE，选语言，支持的FPGA芯片，库的类型等
点击生成，这个过程可能需要10多分钟的时间。
待库生成完毕后，这个时候回到你的ISE的安装目录下就会看见一个Modelsimini的文件
（提示在Modelsim的安装目录下也是有的哦）
把这个在ISE的安装目录下的Modelsimini打开，把阴影部分的内容拷贝至你安装好的Modelsim下的modelsimini文件中去（注意：要先改一下Modelsim下的这个文件的属性——去掉只读属性）具体见下面几页的PPT
1打开ISE Project Navigator
2Edit-》Preference
在d出的窗口中进行图示的设置
在XC6VLX240T上进行右击-》Design Properties
这个时候的仿真器选择Modelsim-SE verilog
便可以在ISE中调用modelsim进行仿真了。

本文介绍如何使用Debussy与ModelSim做Co-Simulation，并使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。
Introduction
使用环境：Debussy 54 v9 + ModelSim SE 63e
我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以说是HDL的Source Insight，是trace与debug的神兵利器，NC-Verilog也是Verilog simulator中速度最快的，可是最近因工作需要，拿到的一包code却是用Verilog写RTL，用VHDL写testbench，所以必须2种语言一起做simulation，我在NC-Verilog一直无法成功让两种语言一起simulation。ModelSim虽然支援Verilog + VHDL co-simulation，但用惯Debussy的我还是无法忘怀其方便的trace code方式，所以若能让ModelSim也能dump出Debussy所需要的fsdb档案，这样就太完美了。
接下来会分4个方式讨论
1RTL与testbench皆使用Verilog
2RTL与testbench皆使用VHDL
3RTL使用VHDL，testbench使用Verilog
4RTL使用Verilog，testbench使用VHDL
1RTL与testbench皆使用Verilog
Step 1：
设定ModeSim使用Verilog PLI (因为testbench使用Verilog)
将C:\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novasdll复制到C:\Modeltech_63e\win32\下
修改C:\Modeltech_63e\modelsimini，将Veriuser部分修改成如下所示：
; List of dynamically loaded objects for Verilog PLI applications
; Veriuser = veriusersl
; use by verilog
Veriuser = novasdll
; use by vhdl
; Veriuser = novas_flidll
modelsimini是个read only档，要修改前记得修改其属性才能存档。
Step 2：
RTL部分 (以4 bit counter为例)
counterv / Verilog
1 /
2 (C) OOMusou 2011 >这个过程很复杂。
首先纠正一下：
ROM是用FPGA芯片对应厂商的综合环境生成的。
Altera就要用Quartus或者maxplus中的megawizard
Xilinx要用ISE中的Core Generator。
生成ROM以后，还需要赋初始值。就是你ROM中的查找表值。
光有这几步还不够。因为生成的东西是一个黑盒文件。modelsim只有借助对应开发商的IP编译库来完成仿真。
如果你真的很着急。其实可以不必用RAM来完成。
你再写一个模块：
把你的相位值用case做个语句：
比如：
case （p_cnt）
8'h00 : d_out <= 8'h00;
8'h01 : d_out <= 8'h02;

//这里可以把你按照相位值对应的幅度值全部设上去。就完成了类似ROM功能的一个译码过程。就可以吧相位转化成幅度了。
如果还有不明白的。284649277 qq联系。

用modelsim的时候，在sim中选中测试程序，点鼠标右键add->add all signals to wave，这样就行了
或者，在想看的信号所在模块中将这些信号引出来，作为输出，这样在输出中也看得到

modelsim仿真的时候会自动生成一个wvf文件啊，你可以在你的工程目录下查看一下，如果要生成vcd文件的话，可以参考下面命令：
initial
begin
$dumpfile ("xxxvcd");
$dumpvars(0,xxx);
$dumpon;
$dumpoff;
end

使用Quartus II自带的Waveform Editor进行仿真，这种方式仅适用于小project，若project越写越大，Quartus II光做fitter就很耗时间，一整天下来都在作Quartus II编译。比较好的的方式是先写testbench对每个module作前仿真与后仿真，最后再烧入FPGA测试。但要使用testbench作仿真，就得使用ModelSim了。本文向大家介绍在Quartus II 110调用ModelSim-Altera 65e的详细步骤。

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