大家好，我是个电子爱好者，现在需要做个无源晶振电路 但总是不起振。不知道什么原因，在网上也看了很多

导致晶振停振的几个要素：
1,在封装时，晶体内部要求抽真空充氮气，如果发生压封不良，即石英晶体的密封性不好时，在酒精加压的条件下，其表现为漏气，称之为双漏，也会导致停振，
2,由于芯片本身的厚度很薄，当激励功率过大时，会使内部石英芯片破损，导致停振；
3,在焊锡时，当锡丝透过线路板上小孔渗过，导致引脚跟外壳连接在一块，或是晶体在制造过程中，基座上引脚的锡点和外壳相连接发生单漏，都会造成短路，从而引起停振；
4,由于石英晶振在剪脚和焊锡的时候容易产生机械应力和热应力，而焊锡温度过高和作用时间太长都会影响到晶体，容易导致晶体处于临界状态，以至出现时振时不振现象，甚至停振；
5,有功负载会降低Q值(即品质因素)，从而使晶体的稳定性下降，容易受周边有源组件影响，处于不稳定状态，出现时振时不振现象；
6,当石英晶体频率发生频率漂移，且超出石英晶体频率偏差范围过多时，以至于捕捉不到石英晶体的中心频率，从而导致芯片不起振。
当遇到以上情况时的正确处理方法：
1,严格按照技术要求的规定，对石英晶体谐振器组件进行检漏试验以检查其密封性，及时处理不良品并分析原因；
2,压封工序是将调好的谐振件在氮气保护中与外壳封装起来，以稳定石英晶体谐振器的电气性能。在此工序应保持送料仓、压封仓和出料仓干净，压封仓要连续冲氮气，并在压封过程中注意焊头磨损情况及模具位置，电压、气压和氮气流量是否正常，否则及时处理。其质量标准为：无伤痕、毛刺、顶坑、弯腿，压印对称不可歪斜。
3,由于石英晶体是被动组件，它是由IC提供适当的激励功率而正常工作的，因此，当激励功率过低时，压电晶体不易起振，过高时，便形成过激励，使石英芯片破损，引起停振。所以，应提供适当的激励功率。另外，有功负载会消耗一定的功率，从而降低晶振Q值，从而使晶体的稳定性下降，容易受周边有源组件影响，处于不稳定状态，出现时振时不振现象，所以，外加有功负载时，应匹配一个比较合适有功负载。
4,控制好剪脚和焊锡工序，并保证基座绝缘性能和引脚质量，引脚镀层光亮均匀无麻面，无变形、裂痕、变色、划伤、污迹及镀层剥落。为了更好地防止单漏，可以在晶体下加一个绝缘垫片。
5,当晶体产生频率漂移而且超出频差范围时，应检查是否匹配了合适的负载电容，可以通过调节晶体的负载电容来解决。

晶振频率在:100-20000MHz之间，目前市场上经常用到的频率较多的是 25MHz,32MHz,4608MHz,4096MHz,5MHz,512MHz,64MHz,65MHz,672996MHz,8192MHz,9216MHz,10MHz,1024MHz,12MHz,1224MHz,12288MHz,128MHz,13MHz,144MHz,147456MHz,14

一、不同的引脚

1、无源晶振：是一种带有两个引脚的非极性元件。 它需要时钟电路来产生振荡信号，而且不能自动振荡。

2、有源晶振：有四个引脚，这是一个完整的振荡器。 除了石英晶体，还有晶体管和电阻和电容元件，这主要取决于你使用的电路。 如果有时钟电路，使用被动电路，否则使用主动电路。

二、对振荡器的需要不同

1、无源晶振：需要用DSP片内的振荡器，无源晶体没有电压的问题，信号电平是可变的，也就是说，它是根据振荡器电路来决定的，同一晶体可以施加各种电压，可以用于各种不同的时钟信号电压要求的 dsp，通常价格较低。

2、有源晶振：不需要 dsp 的内部振荡器，信号质量好，而且相对稳定，而且连接比较简单做好电源滤波器，通常采用电容电感 pi 滤波网络，输出带有小电阻值的滤波信号即可，无需复杂的配置。

扩展资料

注意事项：

1、需要倍频的 dsp 需要配置 pll 外围配置电路，主要是隔离和滤波。

2、低于20mhz 的晶体振荡器基本上是基频设备，稳定性好，大多数20mhz 以上的 pll 电路是谐波(如3次谐波，5次谐波等) ，稳定性差，因此强烈建议使用低频设备。 毕竟，用于倍频的锁相电路的外围配置主要是电容、电阻和电感，其稳定性和价格远远优于晶体振荡器。

3、时钟信号线长度尽可能短，线宽尽可能大，而其他印刷线间距尽可能大，接近器件布图线，必要时可以通过背板进入内层。

4、从外部引入时钟信号有特殊的设计要求，需要详细参考相关资料。

PCB板上贴片晶振不起振，应该是信号干扰所致。在不想重新做板的条件下，试一下以下的两个办法: 1 在背面芯片的电源引脚上焊一个104的片电容，做退耦电容，不知现在的板子在这个芯片上是否有电容。2 如果办法1 不起作用，在晶振外壳(铁壳)上焊一根导线接地，就近找地线焊上，晶振铁壳做屏蔽用。这批板子用完了，必须重新画板重新做板，这些临时的办法都不正规，而应该是把晶振移走，才是长久之计。

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