FPGA中分频问题。想把50MHZ分频到1HZ。应该怎么实现？？请问DCM分频是怎么分频？它和计数

计数分频和dcm分频都可以实现，不过要看你的这个分频时钟到底是干什么用的。dcm是专门的数字时钟管理，它所实现的分频时钟更准确，与时钟源和其他的分频分钟有着严格的相位关系，时钟抖动等特性要好；计数分频则必然与原时钟有一定的相位偏移，尽量不要用计数分频的信号去做时钟触发，一般都会报warning，个人习惯10M以下没有dcm资源时才会用分频做触发时钟。

如果是FPGA的话，建议用PLL把时钟提高。然后用这个信号去采样22kHz的信号，用计数器记录信号电平改变的时间，记录相邻几次的值（总时间大于延迟时间就可以了），然后加上延时，从新计数输出。

分频器就是一个加减计数器
你可以自己写一个50/3进位的计数器就可以
当然50/3不是整数，那就先倍频再分频
这个你在IP核里的PLL就可以帮你完成大部分时钟的组合
还能设置时钟偏移

这些时间都是最小时间要求。FPGA才跑50MHz，SRAM完全没有压力啊。如果不倍频的话，你FPGA的每一步 *** 作之间的间隔是20ns，建立时间怎么也够了。
写就是把信号准备好，然后周期0地址、数据输出并保持、周期1写信号下位、周期2写信号上拉、周期3地址和数据输出撤除。
读更简单，把信号准备好，周期0输出地址，周期1读入数据。（如果芯片内的延时再大的话，一来一回加起来也够20ns了，数据可能会再晚一个周期到，这个你需要自己根据实际情况在周期1不 *** 作，调整到周期2读入数据）

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