在第三代移动通信系统WCDMA和CDMA2000中，为了能提供大容量和高质量的语音、可变速率数据、图像等业务，无线空中接口的传输速率在室内环境最高要达到2Mbit/s，在室外移动环境最高要达到384kbit/s。因此需要无线基站提供强大的处理能力。TI公司新推出的TMS320C6416是目前处理能力最强大的处理器（DSP），它的主频高达600MHz，专门用于设计高性能的3G无线基站。本文仅就TMS320C6416的硬件结构及其在 3G基站上行链路基带处理中的应用做一介绍。
1 TMS320C6416硬件结构
TMS320C6416 的硬件结构如图1所示。内部包括一个DSP内核、一级数据Cache、一级程序Cache、二级存储器、增强型DMA控制器（EDMA）、Vterbi译码协处理器（VCP）、Turbo译码协处理器（TCP）；对外接口包括两个外部存储器接口（EMIFA和EMIFB）、主机接口（HPI）、PCI接口、UTOPIA接口、多通道缓冲串口（McBSP）。
DSP内核采用超长指令字（VLIW）体系结构，有8个功能单元、64个32bit通用寄存器。一个时钟周期同时执行8条指令，运算能力可达到 4800MIPS（每秒百万条指令），支持8/16/32/64bit的数据类型。两个乘法累加单元一个时钟周期可同时执行4组16×16bit乘法或8 组8×8bit乘法，每个功能单元在硬件上都增加了附加功能，增强了指令集的正交性。除此之外还增加了一些指令用以削减代码长度和增加寄存器的灵活性。 TMS320C6416以后版本的主频可升级到1.1GHz。
为使数据能保持对超快速DSP内核的供给，TMS320C6416采用了两级超高速缓存器，即16Kbyte的一级数据Cache、16Kbyte的一级程序Cache和1024Kbyte的数据和程序统一内存。为了达到更大的扩展，1024Kbyte内存中的256Kbyte存储空间可设置用作二级Cache。
在内存和外设接口（EMIFA接口、EMIFB接口、HPI或PCI接口、McBSP串口、UTOPIA接口等）之间所有的数据传输都由EDMA来处理。 TMS320C6416的EDMA共有64个通道，每个通道的优先级都可编程设置，每个通道都对应一个专用同步触发事件，使得EDMA可以被外设来的中断、外部硬件中断、其它EDMA传输完成的中断等事件触发，开始进行数据的搬移。EDMA完成一个完整的数据搬移后，可从通道传输参数记录指定的链接地址处重新加载该通道传输参数。EDMA传输完成后，EDMA控制器可以产生一个到DSP内核的中断，出可以产生一个中断触发另一个EDMA通道开始传输。
TMS320C6416的存储器接口提供了到SDRAM、SBSRAM、异步器件如SRAM/ROM等存储器的无终接口，也可连接到外部I/O器件。存储器接口有EMIFA和EMIFB，其中EMIFA接口有64bit宽的数据总线，可连接64/32/16/8bit的器件；EMIFB接口有16bit宽的数据总线，可连接16/8bit的器件。一般情况下，EMIFA接口连接外部存储器（如SDRAM），EMIFB接口连接外部I/O器件（如FPGA）。
HPI是一个16/32Bit宽的异步并行接口，外部主机通过它可直接访问DSP的地址空间，也可向DSP加载程序。HPI接口支持16bit宽的数据总线和32bit宽的数据总线两种模式，两者均工作在异步从方式。
在TMS320C6416 中，增加了一个PCI接口，使得DSP很容易通过PCI接口无缝连接到一个具有PCI功能的外部主CPU上。PCI接口符合PCI2.2规范；具有PCI 主/从功能；支持32bit宽的地址和数据复用总线；工作频率最高为33MHz；外部主机可通过PCI接口访问DSP内部所有地址空间，向DSP加载程序；DSP也可通过该接口访问外部PCI存储空间。PCI接口和HPI接口共用相同的管脚，因此实际设计时两者只能选一个。
在TMS320C6416 中，还增加了一个UTOPIA接口，它支持UTOPIA II规范，发送数据总线和接收数据总线均为8bit宽，工作频率最高可达50MHz。UTOPIA接口作为ATM控制器的从方，在ATM层器件和物理层器件之间提供了一个标准的硬件接口。由于TMS320C6416内部没有专用的硬件模块处理ATM适应层功能，因此ATM适应层功能应该由DSP软件来实现。
另外，TMS320C6416还有三个多通道缓冲串口（McBSP），工作频率最高可达100MHz。其中McBSP1串口和UTOPIA接口复用，McBSP2串口和PCI的EEPROM接口复用，使用时要注意。
由于TMS320C6416采用了新型芯片制造工艺，I/O电压为3.3V，内核电压仅为1.2V。当时钟频率为600MHz时，DSP的最大功耗小于1.6W。
2 Viterbi译码协处理器VCP
在WCDMA系统中，语音和低速信令传输采用卷积码。卷积码译码方法有门限译码、硬判断Viterbi译码和软判断Viterbi译码。TMS320C6416中的VCP可进行硬判决Viterbi译码或办判决Viterbi译码。
VCP的输入为DSP软件根据待译码数据计算得到的分支度量。若为硬判决，每个输出符号用1bit表示；若为软判决，每个输出符号用16bit表示， VCP也计算Vterbi译码的质量指示Yamamoto比特。VCP的可编程参数包括：约束长度K（5、6、7、8、9）、编码速率r(1/2、 1/3、1/4)、编码器生成多项式、编码块长度F、是否使用滑窗及滑窗参数（可靠程度R、收敛长度C）、硬判决还是软判决、计算状态矩阵的初始条件、质量指示Yamamoto比特门限等。
VCP的内部结构如图2所示。其中EDMA接口包含译码输入数据 FIFO和输出数据FIFO；存储单元包含存储器内部状态矩阵和判决的回溯路径；运算单元根据输入分支度量进行加、比较、选择运算和回溯；VCPINT为 VCP译码完成后到DSP内核的中断；VCPXEVT触发EDMA通道29，搬移VCP的可编程配置参数或待译码数据的分支度量到VCP内部寄存器或内部输入FIFO；VCPREVT触发EDMA通道28，从VCP输出FIFO搬移译码结果到DSP内部或外部存储区。
DSP协同VCP进行译码处理的过程如下：
（1）DSP初始化输入缓冲区。DSP根据待译码数据预先计算其分支度量（分支度量的计算见参考文献[5]），并写入指定的缓冲区。
（2）DSP分配输出缓冲区，准备存储译码结果。
（3）准备VCP的寄存器配置参数。这些参数首先准备好放在DSP的内存或外存，当VCP启动时由EDMA写入VCP内部寄存器。
（4）设置EDMA参数。设置EDMA通道29参数，由VCPXEVT触发，搬移VCP配置参数到VCP内部寄存器，搬移待译码数据的分支度量到VCP内部输入 FIFO；设置EDMA通道28参数，由VCPREVT触发，从VCP输出FIFO搬移VCP译码结果到DSP指定的输出缓冲区。
（5）使能EDMA。使能EDMA通道28和29，使其可以响应VCPXEVT和VCPREVT同步触发事件。
（6）启动VCP。DSP写“开始”命令到VCP内部的命令寄存器（VCPEXE），这会使VCP生成VCPXEVT事件，触发EDMA通道29，搬移配置参数和待译码数据的分支度量到VCP。
（7）处理VCP译码结果。VCP译码完成后会触发EDMA，由EMDA通道28搬移译码结果到DSP指定的输出缓冲，还会产生到DSP内核的中断。DSP应响应这个中断，对译码结果进行处理。
VCP 的工作频率为150MHz，最大可处理558路7.95 ARM语音信道。对于3G ARM 12.2K语音信道，约束长度为9，编码速率为1/3，编码数据的长度为81，当信噪比SNR为1dB时译码结果的误码率BER为1.00E-02，当信噪比SNR为3.25dB时译码结果的误码率BER为1.00E-05。
3 Turbo译码协处理器TCP
在WCDMA、CDMA2000系统中，数据传输采用Turbo码。Turbo译码算法包括软输出Viterbi算法（SOVA）、最大后验概率算法（MAP）。TMS320C6416中的TCP中采用的是MAX*-LOG-MAP译码算法。
TCP 执行的译码算法是一种迭代MAP算法，原理框图如图3所示。第一个MAP译码器接收信息比特R0和校验比特R1，产生的软输出A1e进行交织作为对先验概率的改进估计，输入到第二个MAP译码器中。第二个MAP译码器还同时输入接收信息序列的交绞序列/RO和校验比较序列R2，译码产生的软输出A2e进行解交织并作为第一个MAP译码器的先验概率，这样反复进行，成为迭代译码。经过多次迭代后，对第二个MAP译码器的输出结果A2进行解交织和硬判决，作为 Turbo译码器的译码结果。
TCP有两种译码模式，当编码块长度大小等于5114时，TCP完成MAP算法和整个迭代过程，直接输出译码硬判决结果；当编码块长度大于5114（仅对CDMA2000而言）时， TCP仅完成MAP算法，多次迭代、交织、解交织和硬判决由DSP软件来完成。对WCDMA系统而言，编码块长度小于等于5114，此时TCP完成整个译码过程。
待译码数据的系统信息位和校验位必须由DSP进行8 比特量化处理。8比特中第一位为符号位，接着四位是整数位，最后三位为小数位（具体计算见参考文献[2]）。量化后才能输入到TCP进行译码。TCP译码后每个输出符号用1bit表示。TCP的可编程配置参数包括：编码速率r(1/3、1/4)、编码块长度F、译码模式选择、最大迭次数、停止迭代的信噪比（SNR）门限等。DSP输入到TCP的数据还包括Turbo码交织表。
TCP 的结构框图和VCP的结构框图类似，如图4所示。输入数据（待译码数据、配置参数、交织表）都由EDMA通道31输入到TCP内，EDMA通道31由 TCP发出的同步事件TCPXEVT触发；译码结果由EDMA通道30从TCP内搬移到DSP指定的存储区，EDMA通道30由TCP发出的同步事件 TCPREVT触发；TCP译码完成后也生成一个到DSP内核的中断TCPINT。
DSP协同TCP进行译码处理的过程和VCP类似，具体过程如下：
（1）DSP初始化输入缓冲区。DSP对待译码数据进行8bit量化并写放指定缓冲区，Turbo码交织表也写入指定缓冲区。
（2）DSP分配输出缓冲区，准备存储结果。
（3）准备TCP的寄存器配置参数，TCP启动后由EDMA写入TCP内部寄存器。
（4）设置EDMA参数。设置EDMA通道30、31参数，由TCP的两个同步事件触发，控制EDMA向TCP输入数据和从TCP输出译码结果。
（5）使能EDMA。使能EDMA通道30和31，使其可以响应TCPXEVT和TCPREVT同步触发事件。
（6）启动TCP。DSP写“开始”命令到TCP内部命令寄存器，这会使TCP生成TCPXEVT事件，触发EDMA通道31，搬移待译码数据、交织表、寄存器配置参数到TCP。
（7）处理TCP译码结果。TCP译码完成后会触发EDMA通道30输出译码结果，还会产生到DSP内核的中断。DSP响应这个中断，对译码结果进行处理。
TCP 的工作频率为300MHz，最大可处理29路384K数据信道；对编码速率1/3、编码块长度为3840的数据帧进行6次迭次译码所需时间为0.3ms。对于编码速率1/3、编码块长度为1400的数据帧进行8次迭代译码，当信噪比SNR为0.8dB时译码结果的误码率BER为1.00E-04，当信噪比 SNR为1.6dB时译码结果的误码率BER为5.00E-08。
4 TMS320C6416在WCDMA基站上行链路基带处理中的应用
TMS320C6416 在WCDMA基站上行链路基带处理中的应用方案如图5所示。在该方案中，经过射频接收、A/D转换、中频处理后的数据送到FPGA/ASIC， FPGA/ASIC完成码片速率级处理如RAKE接收等；然后送到DSP，DSP（TMS320C6416）主要进行符号速率级算法处理，如第二次解交织、物理信道合并、传输信道解复用、解速率匹配、合并无线帧、第一次解交织、Viterbi译码/Turbo译码、去CRC校验比特、FP帧组成等。外部主CPU完成信令面协议的处理，同时控制整个单板。
DSP的 16bit宽的EMIFB异步接口连接到FPGA/ASIC，用来控制FPGA/ASIC并读取解调后的数据；DSP的HPI接口连接到外部主CPU，外部主CPU通过HPI下发信道的建立、删除等命令；DSP的64bit宽的EMIFA接口连接到一个外部SDRAM，用来缓存处理过程中的中间数据； UTOPIA接口连接到接口电路，把FP帧转换成ATM信元进而送到RNC进行上层业务处理。
在WCDMA 系统中，移动终端发出的信号通过空中接口到达无线基站。在基站中经过射频接收、中频处理、RAKE接收，然后进行信道解复用、解交织和 Viterbi/Turbo译码处理。在没有采用TMS320C6416的系统中，两种译码可以由DSP软件来实现，但这会大大降低DSP处理其它业务的能力；译码也可以由外部FPGA/ASIC硬件实现，但这会增加单板器件的密度和功耗。TMS320C6416除了具有比一般DSP更强大的处理能力外，内部还集成了一个Viterbi译码处理器和Turbo译码协处理器，提供的符号率处理性能几乎是TMS320C6203的十几倍，因此 TMS320C6416十分适合3G基站基带符号速率级处理。
TMS320C6203 现已用在大多数无线设备制造商的3G基站设计中。为了在低功耗和低成本下具有更大的通道密度，这些厂商需重新设计他们的设备。而TMS320C6416目标代码与TMS320C6203兼容，软件移值方便，再加上TMS320C6416具有的强大处理能力和低功耗特性，目前已有很多无线设备制造商打算在 3G基站设计中采用TMS320C6416。
在SCI串行通信调试中，发现由于DSP的运行频率在100 MHz左右，造成内部数据时钟CLKG过快，不能与C51串口采样频率保持一致，需要软件加以处理，这样会额外消耗DSP资源。因此可以考虑将发送时钟CLKX和接收时钟CLKR接外部时钟源(慢于DSP时钟)，以保证与C51串口采样频率的一致。另外在并行通信的调试中，可以知道通过HPI-8口并行通信完全没有硬件和软件开销，由DSP自身的硬件来协调冲突，因此HPI-8口使用于与单片机构件较好的主从双CPU处理器平台基于嵌入式系统发展的需要，提出TMS320VC5402 DSP与AT89C51单片机通信的三种设计方案。利用TMS320VC5402的多通道缓冲串口MCBSP分别实现TMS320VC5402与AT89C51的SCI和SPI串行通信，以及通过TMS320VC5402的8位增强主机接口HPI一8实现TMS320VC5402与AT89C5l并行通信。就硬件接口电路和软件编程进行详细的阐述。
关键词：单片机 DSP MCBSP HPI
将DSP和单片机构成双CPU处理器平台，可以充分利用DSP对大容量数据和复杂算法的处理能力，以及单片机接口的控制能力。而DSP与单片机之间快速正确的通信是构建双CPU处理器的关键问题。下面就此问题分别设计串行SCI、SPI和并行HPI三种连接方式。
1 串行通信设计与实现
1 1 SCI串行通信设计
1.1.1 多通道缓冲串行口McBSP原理
TMS320VC5402(简称VC5402)提供了2个支持高速、全双工、带缓冲、多种数据格式等优点的多通道缓冲串行口McBSP。MCESP分为数据通路和控制通路。①数据通路负责完成数据的收发。CPU或DMAC能够向数据发送寄存器DXR写入数据，DXR中的数据通过发送移位寄存器XSR输出到DX引脚。DR引脚接收数据到接收移位寄存器RSR，再复制到接收缓冲寄存器RBR，最后复制到数据接收寄存器DRR。这两种数据多级缓冲方式使得数据搬移和片外数据通信能够同时进行。②控制通路负责内部时钟产生，帧同步信号产生，信号控制和多通道选择。另外．还具有向CPU发送中断信号和向DMAC发送同步事件的功能。MCBSP时钟和帧同步信号通过CLKR、CLKX、FXR、FSX引脚进行控制，接收器和发送器可以相互独立地选择外部时钟和帧同步信号，也可以选择由内部采样率发生器产生时钟和帧同步信号。帧同步脉冲有效表示传输的开始。
1.1.2 SCI串行接口设计
设置VC5402的McRSP输出时钟和帧同步信号由内部采样率发生器产生，内部数据时钟CLKG和帧同步信号FSG驱动发送时钟CLKX和帧同步FSX(CLKXM=l，FSXM=l，FSGM=1)，输入时钟也由内部采样率发生器产生，内部数据时钟CLKG驱动接收时钟CLKR(CLKRM=1)，同时由CPU时钟驱动采样率发生器(CLKSM=1)。考虑到AT89C51(简称C51)串口发送数据帧中第l位为起始位，因此可以利用该位驱动输入帧同步信号FSR，同时要置忽略帧同步信号标志为1。其中FSG帧同步脉冲宽度=(FWID+1)·CLKG；FSG帧同步脉冲周期=(FPER+1)·CLKG；采样率发生器分频系数(采样率=波特率)=FIN／(CLKGDV+1)。
SCI串口连接如图l所示。
1.1.3 波特率不一致的处理
VC5402初始化(以图1为例)：
STM#SRGRl,SPSAl
STM#ooFEH，SPSDl；FSG帧同步脉冲宽度位为1个CLKG
；波特率为100 MHz／(0X(OFF)=392 156 b／s
STM#SRGR2，SPSAl
STM#3D00H,SPSDl内部采样率发生器时钟由CPU驱动
C51初始化：
MOV TMOD,#20H
MOVTLl,#FFH
MOVTHl，#FFH ；C51波特率=(2SMOD／32)*(fosc／12)[1／(256一初值)]一24 509 b／s
MOV SCON，#50H ；置串口方式l，每一帧10位数据．允许接收
MOV PCON，#80H ；设置SMOD=1
VC5402波特率／C51波特率=(392 156／24 509)=16．000 49
VC5402每发送16位数据，C51只采样1位数据。在VC5402存储器中开辟一个空间对每次发送的8位数据进行扩展，1位扩为16位，0为0000H，l为FFFFH，共扩为128位。在数据头部填加16位起始位0000H，数据尾部填加停止位FFFFH。在VC5402发送控制寄存器XCR中设置XWDLEN=000(1字含8位)，即可将要发送的8位数据封装成1帧10字的数据。这也符合C51串口1方式下1帧10位的数据格式。C51以1／16的VC5402采样速率接收数据，0000H采样为0，FFFFH采样为1，由此可以将接收到的200位恢复为8位数据，停止位进入RB8。
C51每发送1位数据，VC5402要采样为16位数据。C51一次发送的10位数据的起始位触发VC5402的接收帧同步。由于VC5402以16倍C51的采样速率接收数据，1位采样为16位，0采样为0000H，1采样为FFFFH．只采样发送来的10位中的前9位，9位封装成144位，即接收的1帧数据完成。VC5402将收到的144位数据在开辟的存储器空间存放，抛弃前16位，在剩下的128位里分成8组，每组16位。比较其中间的8位，若有4位以上为1，则该16位为1，反之则为0。由此将接收到的144位恢复为8位数据。
为了不让CPU频繁地被数据接收和发送打断，将DMA和MCBSP联合使用来控制数据的接收和发送。RRDY直接驱动MCBSP向DMAC接收数据事件(REVENT事件)，XRDY直接驱动MCBSP向DMAC发送数据事件(XEVENT事件)。
SCI通信协议如图2所示
1. 2 SPI串行通信设计
将C51置为主机，VC5402为从机。McBSP的时钟停止模式(CLKSTP=1X)兼容SPI模式，接收部分和发送部分内部同步。McBSP可以作为SPI的从机或主机。发送时钟BCLKX作为SPI协议的移位时钟SCK使用，发送帧同步信号BFSX作为从机使能信号nSS使用，接收时钟BCLKR和接收帧同步信号BFSR不使用。它们在内部分别与BCLKX和BFSX直接连接。BDX作为MISO，而BDR作为MOSI，发送和接收具有相同字长。
C51中的并口P1．1和P1．2作为扩展串行SPI输人输出口与VC5402连接，P1．0作为串行时钟输出口，P1．3作为帧同步信号输出口_。
SPI串口连接如图3所示。
VC5402初始化程序(以图3为例)：
STM#SPCRll，SPSAl；设置时钟停止位进入MCBSP的SPI模式
STM#0X1000，SPSDl；时钟开始于上升沿(无延迟)
STM#SPCRl2,SPSAl
STM#0X0040，SPSDl；XINT由XRDY(即字尾)驱动
STM#PCRl，SPSAl
STM#0X000C，SPSDl；对发送和接收时钟，同步帧进行设置
STM#RCRll．SPSAl
STM#0X0000，SPSDl；接收数据l帧1字．1字8位
STM#XCRll，SPSAl
STM#0X0000，SPSDl；；发送数据1帧1字．1字8位；
P1．0发送到VC5402的移位时钟是保证DSP正确采样接收和发送数据的时钟。它要保证和C51的采样接收和发送数据的时钟一致．才能使主从机同步。
2 并行通信设计与实现
2.1 VC5402的HPI接口原理
HPI一8是一个8位(HD0～HD7)的连接DSP与主机设备或主处理器的并行接口。DSP与主机通过DSP的片内RAM交换数据，整个片内RAM都可以作为HPI一8的存储器。HPIA地址寄存器只能由主机直接访问，存放当前寻址的存储器的地址；HPID数据锁存器只能由主机直接访问，存放当前要写入或读出的数据；HPIC控制寄存器可以被主机和VC5402共同访问。HPI本身的硬件中断逻辑可以完成主从设备之间的握手，主机通过置HPIC中的特定位产生DSP中断，同样DSP通过nHINT引脚对主机产生中断。HRDY引脚用于自动调节主机访问HPI的速度，使慢速外部主机与DSP能很好地匹配。HRDY由HCS使能，即当HCS为高时HRDY一直为高，而当EMUl／nOFF为低时，HDRY输出高阻。
HPI连接如图4所示。
2.2 并行接口设计
将C51置为主机，VC5402置为从机。C51的PO口和HPI的8位数据线HD0～HD7相连作为数据传输通道，P1．0～P1．3设置为输出控制HPI口的 *** 作。其中P1．0作为读写控制选通信号连接HR／W；P1．1连接字节识别信号HBIL，控制读写数据是属于16位字的第1还是第2字节；P1．2和P1．3分别连接HCNTL0和HCNTLl，以实现对HPIC、HPIA和HPID寄存器的访问；nRD和nWR连接nHDSl和nHDS2作为数据选通信号来锁存有效的HCNTLO／1、HBIL和HR／W信号。nINTl作为输入，与HPI口的主机中断信号nHINT相连。nHCS一直接地，而nHAS口和ALE口相连接，在HCNTL0／I、HBIL和HR／W信号有效之后，设置nHDSl为低电平，则实现了读写的数据选通，从而完成C51对VC5402 HPI口的读写 *** 作。在数据交换过程中，C51向HPI发送数据时，通过置VC5402的HPI控制寄存器HPIC中的DSPINT位为l来中断VC5402。C51接收来自HPI的数据时通过查询方式，当VC5402 DSP准备发送数据时，置nHINT信号为低；C51查询到nlNTl为低时，调用接收数据子程序来实现数据的接收。
C51与VC5402的并行连接如图5所示。
主机接收和发送初始化程序(以图5连接为例)：
RTITEADDRESS：；写入VC5402存储器地址信息
CLR P1．2
注：①HBlL脚在传输过程中指示当前字节为第l还是第2字节。
②为方便DSP自举引导加载程序．常采用将nHlNT脚直接与INT2
脚相连。
图5 AT89C51与V05402的并行连接
SETB P1．3；主机可读写HPlA地址寄存器
CLR P1．0；主机要求写选通HPI一8
MOV P0，A；写入8位地址
CALL DELAY ；等待地址写入完成
READDATA：；读出VC5402存储器数据信息
SETB P1．2
CLR P1．3；主机可读写HPID数据寄存器
SET P1．0；主机要求读选通HPI一8
MOVA，P0；读出8位数据
CALL DELAY ；等待数据读出完成
WRITEDATA：；写入VC5402存储器数据信息
SETB Pl．2
CLR P1．3；主机可读写HPID数据寄存器
CLR P1．0；主机要求写选通HPI一8
MOV P0，A写入8位数据
CALL DELAY ；等待数据写入完成
不管是串行连接还是并行连接，都要考虑到VC5402是采用3．3 V供电，C51采用5 V供电。两者之间存在信号电平的差异而不能直接相连，应互连接口隔离器件。
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