用FPGA产生三相差为120的方波的程序及原理图

这个很简单，假定我们需要的方波占空比为50%，要产生方波输出，肯定是需要一个时钟信号。

产生思路：对时钟进行周期计数，计数器的最大值由时钟频率和输出方波频率决定。

不妨设计数器的最大值为6，则根据计数器的值就可以产生出三相差120度的方波

第一路输出信号在计数器值为0时变为高电平，在计数器值为3时变为低电平

第二路输出信号在计数器值为2时变为高电平，在计数器值为5时变为低电平

第三路输出信号在计数器值为1时变为低电平，在计数器值为4时变为高电平

如此就可以实现，具体参数可以根据实际情况来确定，建议使用VHDL/Verilog编写程序。

这么高的频率不可能写出频率可变的方波，因为使用verilog只能对一个方波进行分频，而不能倍频。v5的片子跑到1g已经够高了，再高应该就不可能了，pll生成1g的方波应该可以，但是1g的方波进行分频只能是2分频，4分频，6分频。。。。（如果不要求50%的占空比可以3分频，5分频。。。），也就是最多能出个500m.，333m，250m三个频率，要实现250m到500m以1m步进是不可能的，只能考虑模拟电路出波形。

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