Systemverilog里面include的使用

Systemverilog里面include的使用

include就是将文件中的内容原样复制到include位置，下面给出一个简单的例子：
task01.sv（后面被include文件）文件如下：

$display("task01");

task02.sv（后面被include文件）文件如下：

$display("task02");

task03.sv（后面被include文件）文件如下：

`include "task01.sv"
$display("task03");

顶层文件测试文件include_test.sv

program include_test；
    initial begin
        if($test$plusargs("test01"))
            `include "task01.sv"
        if($test$plusargs("test02"))
            `include "task02.sv"
        if($test$plusargs("test03"))
            `include "task03.sv"
    end
endprogram

编译命令如下，其中+incdir+需要指出include文件位置：

vcs -sverilog include_test.sv +incdir+./

运行指令：

./simv +task01

输出结果为task01

./simv +task02

输出结果为task02

./simv +task03

输出结果为task01
task03