verilog怎么实现分频

直接给代码给你吧！只需要把F_DIV倍修改下就行！

加分哦！呵呵

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// 任意整数分频模块 //

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//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。

//其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)

//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

//若分频系数为偶数，则输出时钟占空比为50%；

//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分

//频系数（当输入为50%时，输出也是50%）。

//--------------------------------------------------------

//奇数倍分频:三倍分频的时序图如下所示。

// 1 2 3 4 5 6

//clock |--|__|--|__|--|__|--|__|--|__|--|__|

//clk_p_r |_____|-----------|_____|-----------|

//clk_n_r ---|_____|-----------|_____|---------

//clk_out |________|--------|________|--------|

module int_div(clock,clk_out);

//I/O口声明

input clock; //输入时钟

output clk_out; //输出时钟

//内部寄存器

reg clk_p_r; //上升沿输出时钟

reg clk_n_r; //下降沿输出时钟

reg[F_DIV_WIDTH - 1:0] count_p; //上升沿脉冲计数器

reg[F_DIV_WIDTH - 1:0] count_n; //下降沿脉冲计数器

//参数--分频系数

parameter F_DIV = 48000000; //分频系数<<<<-----修改这里

parameter F_DIV_WIDTH = 32; //分频计数器宽度

wire full_div_p; //上升沿计数满标志

wire half_div_p; //上升沿计数半满标志

wire full_div_n; //下降沿计数满标志

wire half_div_n; //下降沿计数半满标志

//判断计数标志位置位与否

assign full_div_p = (count_p < F_DIV - 1);

assign half_div_p = (count_p < (F_DIV>>1) - 1);

assign full_div_n = (count_n < F_DIV - 1);

assign half_div_n = (count_n < (F_DIV>>1) - 1);

//时钟输出

assign clk_out = (F_DIV == 1)

clock : (F_DIV[0] (clk_p_r & clk_n_r) : clk_p_r);

//上升沿脉冲计数

always @(posedge clock)

begin

if(full_div_p)

begin

count_p <= count_p + 1'b1;

if(half_div_p)

clk_p_r <= 1'b0;

else

clk_p_r <= 1'b1;

end

else

begin

count_p <= 0;

clk_p_r <= 1'b0;

end

end

//下降沿脉冲计数

always @(negedge clock)

begin

if(full_div_n)

begin

count_n <= count_n + 1'b1;

if(half_div_n)

clk_n_r <= 1'b0;

else

clk_n_r <= 1'b1;

end

else

begin

count_n <= 0;

clk_n_r <= 1'b0;

end

end

endmodule

1将分频程序作为一个独立的module clkdiv（clk_in,clk_out），在另一个module（即顶层）中例化该模块，同时将clk_out作为其他模块的输入时钟；

例化示例：

module top_level()

input clk;

output

wire clkout;

clkdiv例化模块名字 clkdiv_int实例名字（clk_in(clk),clk_out(clkout)）端口连接;//例化语句

endmodule

2直接将分频程序写在顶层中，并将分频后的输出作为其他模块的始终

假设你的clk就是1s周期的时钟

那么10s的应该是这么写

reg

[3:0]

cnt_10;

reg

clk_10s;

always

@

(posedge

rst

or

posedge

clk)

begin

if

(rst)

begin

cnt_10

<=

0;

clk_10s<=

0;

end

else

begin

if

(cnt_10==4)

begin

cnt_10

<=

0;

clk_10s<=~clk_10s;

end

else

begin

cnt_10

<=

cnt_10

+1;

clk_10s<=

clk_10s;

end

end

60的，cnt就在29归零，同时clk_60s反向

是在半周期反向才是占空比1:1。

重写了一个,相信你能看懂:

module div (clk_in,reset_n,div_sel,clk_out);

input clk_in,reset_n,div_sel;

output clk_out;

reg [3:0] count;

reg clk_out;

always @ (posedge clk_in or negedge reset_n)

if (~reset_n)

count <= 0;

else if (div_sel)

if (count <1)

count <= count + 1;

else

count <= 0;

else if (~div_sel)

if (count < 9)

count <= count + 1;

else

count <= 0;

always @ (posedge clk_in or negedge reset_n)

if (~reset_n)

clk_out <= 0;

else if ((div_sel && count == 5'd1) || ((~div_sel) && count == 5'd9))

clk_out <= ~clk_out;

endmodule

一般采用计数分频的办法，如何计算分频的计数值 N ：

如果是50Mhz分频1Khz，那么表达式为：

1/50Mhz × N = 1/1Khz

N = 50Mhz / 1Khz = 50000

如果是50Mhz分频2hz，那么表达式为：

1/50Mhz × N = 1/2hz

N = 50Mhz / 2hz = 25000000

1、1Khz

reg [31:0] cnt;

reg        clk_1;

always@（posedge clk_50M or negedge rst_n）

    begin    

        if(!rst_n)     

            begin        

                cnt <= 32'd0;        

                clk_1 <= 1'b0;     

            end    

        else     

            begin         

                if(cnt == 32'd50_000-1)      // N - 1       

                    clk_1 <= ～clk_1;        // 因为是从0开始计数的

                else             

                    cnt <= cnt + 1;     

        end

end

2、2hz

reg [31:0] cnt;

reg        clk_1;

always@（posedge clk_50M or negedge rst_n）

    begin    

        if(!rst_n)     

            begin        

                cnt <= 32'd0;        

                clk_1 <= 1'b0;     

            end    

        else     

            begin         

                if(cnt == 32'd25_000_000-1)             

                    clk_1 <= ～clk_1;         

                else             

                    cnt <= cnt + 1;     

        end

end

第一个数据来的时候应该有标志吧，没数据的时候是高阻态，加个判断，一旦不是高阻态时接收到的就是第一个数据了

如果你只是把数据串转并的话，你可以加个有效位，没必要分频

分频后的时钟就存在延时了

module clk_cut(clk,rst,clk_out);

input clk,rst;

output clk_out;

wire clk,rst;

reg clk_out;

reg [9：0] num;

always@(posedge clk or posedge rst)

begin

if(rst) clk_out<=0;

else begin

if(num<512) begin//因为系统频率为1024，故这里的512代表二分频

num<=num+1;

clk_out<=0;

end

else begin

num<=0;

clk_out<=~clk_out;

end

end

end

endmodule

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