如何在Vivado中充分利用OpenCV和HLS

本文通过对OpenCV中图像类型和函数处理方法的介绍，通过设计实例描述在vivadoHLS中调用OpenCV库函数实现图像处理的几个基本步骤，完成从OpenCV设计到RTL转换综合的开发流程。

开源计算机视觉 (OpenCV) 被广泛用于开发计算机视觉应用，它包含2500多个优化的视频函数的函数库并且专门针对台式机处理器和GPU进行优化。OpenCV的用户成千上万，OpenCV的设计无需修改即可在 Zynq器件的ARM处理器上运行。但是利用OpenCV实现的高清处理经常受外部存储器的限制，尤其是存储带宽会成为性能瓶颈，存储访问也会限制功耗效率。使用VivadoHLS高级语言综合工具，可以轻松实现OpenCV C++视频处理设计到RTL代码的转换，输出硬件加速或者直接在FPGA上实现实时视频处理功能。同时，Zynq All-programmable SOC是实现嵌入式计算机视觉应用的极好方法，很好解决了在单一处理器上实现视频处理性能低功耗高的限制，Zynq高性能可编程逻辑和嵌入式ARM内核，是一款功耗优化的集成式解决方案。

1 OpenCV中图像IplImage, CvMat, Mat 类型的关系和VivadoHLS中图像hls::Mat类型介绍

OpenCv中常见的与图像 *** 作有关的数据容器有Mat，cvMat和IplImage，这三种类型都可以代表和显示图像，但是，Mat类型侧重于计算，数学性较高，openCV对Mat类型的计算也进行了优化。而CvMat和IplImage类型更侧重于“图像”，opencv对其中的图像 *** 作（缩放、单通道提取、图像阈值 *** 作等）进行了优化。在opencv20之前，opencv是完全用C实现的，但是，IplImage类型与CvMat类型的关系类似于面向对象中的继承关系。实际上，CvMat之上还有一个更抽象的基类----CvArr，这在源代码中会常见。

11 OpenCV中Mat类型：矩阵类型（Matrix）。

用Vivado进行硬件调试，就是要插入ila核，即“集成逻辑分析仪”，然后将想要引出来观察的信号连到这个核的probe上。

首先第一步，需要把想要观测的信号标记出来，即mark_debug，有两种mark_debug的方法，我用verilog写了一个简单的流水灯程序，只有几行代码，如下：

module main(

input clk,

input rst,

output reg [7:0] led

);

(mark_debug = "true")reg [23:0] counter;

always @(posedge clk) begin

if(rst) begin

counter <= 0;

led <= 8'b00000001;

end

else counter <= counter + 1;

if (counter == 24'hffffff)

led <= {led[6:0],led[7]};

end

endmodule

例如，要观察counter信号的波形，那么在第7行定义reg型信号counter时，前面加上(mark_debug=“true”)，这样就把counter信号标记了出来。如果用vhdl语言实现的话，这句话用该这样写：

signal counter : std_logic_vector (23 downto 0);

attribute mark_debug: string;

attribute mark_debug of counter : signal is "true";

另外添加xdc约束文件，内容如下：

set_property PACKAGE_PIN Y9 [get_ports clk]

set_property PACKAGE_PIN T18 [get_ports rst]

set_property IOSTANDARD LVCMOS33 [get_ports clk]

set_property IOSTANDARD LVCMOS18 [get_ports rst]

set_property PACKAGE_PIN T22 [get_ports {led[0]}]

set_property PACKAGE_PIN T21 [get_ports {led[1]}]

set_property PACKAGE_PIN U22 [get_ports {led[2]}]

set_property PACKAGE_PIN U21 [get_ports {led[3]}]

set_property PACKAGE_PIN V22 [get_ports {led[4]}]

set_property PACKAGE_PIN W22 [get_ports {led[5]}]

set_property PACKAGE_PIN U19 [get_ports {led[6]}]

set_property PACKAGE_PIN U14 [get_ports {led[7]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}]

之后run synthesis综合，之后open synthesized design，在左上角选择debug layout，在debug窗口中netlist看到counter信号前面有一个绿色的小蜘蛛，表示counter信号被标记出来了。

这其实是一种比较繁琐的方法，更为方便的方法是，直接综合工程，在之后打开综合设计，在netlist中直接选中想要查看的信号，右键选择mark debug，即可将信号标记出来。

但是采用第一种方式的好处是，如果工程比较复杂的话，一些信号可能会被综合优化掉，加上模块层层实例化，在netlist中可能找不到要观测的信号，这时在代码里面mark_debug，依旧可以将该信号引出来。

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