在官网下载vivado并安装，安装完成后其文件夹太大,请问可以删除什么

安装完成后其文件夹太大，可以删除。安装完了以后安装文件可以删除的。因为软件的原文件，只起安装作用，对于安装后的使用是不起作用的，所以可以删除。

运行安装包可以将此软件的所有文件释放到硬盘上，进行完成修改注册表、修改系统设置、创建快捷方式等工作。

扩展资料：

安装文件删除的注意事项如下：

1、如果安装文件程序出现问题，就可以重新打开安装包进行安装所以安装文件需要妥善保管处理。

2、软件的原文件，在重新做系统后的情况下，需要重新安装，所以在删除安装文件时需要做好文件的备份。

这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。

自从去年10月Xilinx发布ISE147之后，ISE套件便暂时没有了更新计划，相当于进入了软件生命中的“中年”；而当初在2012x版本还作为ISE套件中的一个组件的Vivado，此时已经如早上8、9点钟的太阳一样冉冉升起：因为随着FPGA/SOC制造工艺、硬件单元规模和设计方法的不断改进，传统的基于ISE的设计方法已经逐渐不能满足我们的要求了。所以针对新的Artix-7/Kintex-7/Virtex-7芯片，Xilinx都建议我们使用全新设计的Vivado套件来进行开发（使用Spartan-6的筒子可以在新设计中考虑向Artix-7过渡了）。此外，因为ISE套件已经没有升级计划表，所以对新的 *** 作系统也无法支持了，例如在Win8/81上面，ISE147几乎无法完美运行，而从Vivado20141版本就开始全面支持了。

直观的来看，我理解的Vivado套件，相当于把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多个独立的套件集合在一个Vivado设计环境中，在这个集合的设计流程下，不同的设计阶段我们采用不同的工具来完成，此时Vivado可以自动变化菜单、工具栏，可以显著提高效率：因为不需要在多个软件间来回切换、调用，白白浪费大量的时间。基于Vivado IP集成器（IPI），则把我们对硬件的配置更好地集成到我们的设计中，既极大地提高了对IP的使用和管理，也帮助我们减小了软件和硬件（例如ZYNQ器件的PS）之间的隔阂。Vivado HLS则可以把现有的C代码，在一些特定的规范下直接转换为可综合的逻辑，这也将极大地提高我们实现和移植现有算法的速度。

因为Vivado套件较为复杂，所以先用一个对比测试，来检验一下它们之间的性能差别。采用的测试环境是：

*** 作系统：win7 sp1x64

CPU：I7-4770k，开启超线程，全部超频至43GHz

ISE： 147

Vivado：20141

使用的芯片：ZYNQ系列中的xc7z020-clg400-2（设计全部在PL中实现）

待测试程序：一个用来做实时仿真的模型（算下来有140424行Verilog代码）。为了减小硬盘的延迟影响， *** 作系统和软件都安装在SSD上面，而把工程文件放在RAMdisk上面（因为综合、实现的过程都需要大量的小文件读取 *** 作）。

运行的测试：输入正确的工程，但是清理所有工程文件，这样就可以从0开始完成所有的综合、翻译、映射、布局布线和升级bit流文件的所有 *** 作；使用的策略则全部用默认策略。

首先，在ISE上运行，测试开始时间是7：33：10，生成bit文件的时间是7：37：01，共花费了231秒。

然后，在Vivado上运行。为了方便测试，在Vivado套件里直接导入ISE的工程，源文件都可以正常导入，但是约束文件需要重新配置，因为ISE使用的ucf格式，而Vivado则升级为更先进的xdc格式，需要全部重写约束文件。不过这也不是特别困难的事情，例如管脚约束的转换就比较容易：

例如，ucf为：

NET "gateway_out1[0]" LOC = Y12;

NET "gateway_out1[0]" IOSTANDARD = LVCMOS18;

xdc则为：

set_property PACKAGE_PIN Y12 [get_ports {gateway_out1[0]}]

set_property IOSTANDARD LVCMOS18 [get_ports {gateway_out1[0]}]

为了快速转换，用查找/替换可以较快的完成其中的一部分转换。

然后在Vivado中点击reset runs，如图1所示，这样会清除所有潜在的已经生成的结果（清除综合的结果时可以选择自动清除实现的结果）。

图1 reset runs

为了充分发挥Vivado套件的潜力，在tcl console里输入下面的脚本：

set_param generalmaxThreads 8

这样就可以充分发挥最大的CPU潜力了（例如DRC检查可以使用全部的线程进行并行 *** 作）。然后运行产生比特流的 *** 作，开始时间是8：15：20，生成bit文件的时间是8：17：12，共花费了112秒。

对比ISE的231秒，可以看出Vivado使用的时间只有ISE的485%。俗话说，“时间就是金钱”，“效率就是生命”，Vivado只用了不到ISE一半的时间就完成了这个复杂工程的全部实现过程，数据非常有说服力。当然Vivado使用的内存貌似比ISE多了几百MB，但是对于现在配置中等的机器都可以达到8GB内存的情况下，这点内存的差距还是可以忽略的。（好马配好鞍，电脑的这点投资和高端的芯片带来的性能提升和time-to-market减小相比，可以说是微不足道的了）。

图2 ISE完成时间

图3 Vivado完成时间

图4 ISE资源占用

图5 Vivado资源占用

对比使用的资源：默认策略下，二者使用的Slice寄存器类似；Vivado使用的LUT稍多，但是没有使用DSP48E1单元，而ISE使用了12个，相当于Vivado用一部分LUT完成了DSP单元的功能，这与综合/实现的策略有关。可以认为在默认策略下，Vivado和ISE产生结果的资源利用率打了个平手，还可以通过调整综合/实现的策略达到资源利用率的优化。当然，Vivado相对ISE有个显著的优势，就是Vivado可以一次运行多种不同的策略，从而使得我们一次性获取各种策略的结果，这样的“半自动化”的优势是ISE完全不具备的。

现象：

vivado仿真器卡住，暂停后停在卡住的位置，可单步执行，发现循环在某一些语句之间。

questasim/modelsim仿真器停在某一时刻，并且delta值不断增大，同时程序暂停无响应。

结论：

电脑有以下原因可能产生软件闪退的问题：

1、 *** 作系统问题：存在漏洞或bug，可通过修复漏洞或重装系统来解决；

2、软件兼容性问题：有些软件有系统要求或环境要求，比如系统要是32或64位、dot net要哪个版本、jre需要哪个版本等等，这个问题只要参照软件说明设置就可以解决；

3、软件bug：软件有bug，此问题只能默哀了，只能期待软件开发商早点修复了。

4、硬件故障：维修或更换；

5、内存不足：内存空间溢出，关闭一些程序，或加大内存。

希望能帮助到你!

用Vivado进行硬件调试，就是要插入ila核，即“集成逻辑分析仪”，然后将想要引出来观察的信号连到这个核的probe上。

首先第一步，需要把想要观测的信号标记出来，即mark_debug，有两种mark_debug的方法，我用verilog写了一个简单的流水灯程序，只有几行代码，如下：

module main(

input clk,

input rst,

output reg [7:0] led

);

(mark_debug = "true")reg [23:0] counter;

always @(posedge clk) begin

if(rst) begin

counter <= 0;

led <= 8'b00000001;

end

else counter <= counter + 1;

if (counter == 24'hffffff)

led <= {led[6:0],led[7]};

end

endmodule

例如，要观察counter信号的波形，那么在第7行定义reg型信号counter时，前面加上(mark_debug=“true”)，这样就把counter信号标记了出来。如果用vhdl语言实现的话，这句话用该这样写：

signal counter : std_logic_vector (23 downto 0);

attribute mark_debug: string;

attribute mark_debug of counter : signal is "true";

另外添加xdc约束文件，内容如下：

set_property PACKAGE_PIN Y9 [get_ports clk]

set_property PACKAGE_PIN T18 [get_ports rst]

set_property IOSTANDARD LVCMOS33 [get_ports clk]

set_property IOSTANDARD LVCMOS18 [get_ports rst]

set_property PACKAGE_PIN T22 [get_ports {led[0]}]

set_property PACKAGE_PIN T21 [get_ports {led[1]}]

set_property PACKAGE_PIN U22 [get_ports {led[2]}]

set_property PACKAGE_PIN U21 [get_ports {led[3]}]

set_property PACKAGE_PIN V22 [get_ports {led[4]}]

set_property PACKAGE_PIN W22 [get_ports {led[5]}]

set_property PACKAGE_PIN U19 [get_ports {led[6]}]

set_property PACKAGE_PIN U14 [get_ports {led[7]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}]

之后run synthesis综合，之后open synthesized design，在左上角选择debug layout，在debug窗口中netlist看到counter信号前面有一个绿色的小蜘蛛，表示counter信号被标记出来了。

这其实是一种比较繁琐的方法，更为方便的方法是，直接综合工程，在之后打开综合设计，在netlist中直接选中想要查看的信号，右键选择mark debug，即可将信号标记出来。

但是采用第一种方式的好处是，如果工程比较复杂的话，一些信号可能会被综合优化掉，加上模块层层实例化，在netlist中可能找不到要观测的信号，这时在代码里面mark_debug，依旧可以将该信号引出来。

1 可以在vivado中通过block diagram生成microblaze的硬件，注意Xilinx提供了一个microblaze的例子，如果有问题可以参考这个例子来实现；

2 画好bd以后，先保存，然后verify，然后保存，然后点“生成bitstram”Vivado会自动按照综合——实现——生成bit文件的顺序执行；

如果其中出现错误，一定要仔细参考message的提示，然后从网上和Xilinx的文档中寻找解决的办法；

3 输出到SDK的时候要特别注意，一般第一次的时候他会帮你输出bmm文件，后面就只有bit文件和xml文件了；但是实际上bmm文件对打包生成最后的downloadbit文件很重要，如果bit文件和bmm不对应的话，你生成的downloadbit文件下载到FPGA之后可能会起不来。

4 Microblaze的IC/DC总线接口去连接一块内存时，这块内存的地址必须在cache的地址范围内，比如cache范围为0x0000_0000~0x7FFF_FFFF，否则可能无法写入；

5 Microblaze的IP/DP总线接口去连接一块内存时，这块内存的地址必须在cache的地址范围外，比如cache范围为0x0000_0000~0x7FFF_FFFF，该内存地址范围为0x8000_0000~0xFFFF_FFFF，否则也可能访问不正常；

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