在对周期信号进行DFT或fft变换时,如何选择信号的截取长度,为什么

考虑两方面：

1截取信号的时长决定了你所需分开的两个频率之间的最小的频率间隔。

比如你的信号中有个5Hz，10Hz，102Hz，20Hz，25Hz等正弦成分，他们相邻的最小频率间隔是102-10=02Hz，也就是说你需要把10和102Hz这两个成分分开即可（如果分辨率太高则数据量太长，浪费计算时间，如果分辨率太低，则无法把这两个频率分开），所以你可以选择截取的最小时长为t=1/（102-10）=5秒。这样再根据你的采样频率取设定采样点数，比如采样频率是fs=100Hz，那么5秒则需要N=tfs=5100=500点。这是满足以上理论的最小点数。

2在计算机处理中，fft或dft的快速算法是基二、基四等等算法，因此需要满足fft分析点数是2的整次幂，所以我们取512点（取256或更小则谱线的频率分辨率达不到要求），当然如果你取1024或更大分析更精确，谱线更清晰光滑，但是计算量会加大。

另外如果你信号长度大于256而不到512个点，你选所有点进行fft的话，程序会自动帮你在后面补0，以补足512点，但这样不会增加物理分辨率（也就是如果补0前少于500个点，补0后虽然大于500，将仍然无法分开10和102Hz两根谱线），只是为了得到你所需要的谱线数而已。

不知道我说的是否足够清楚，好的话别忘了采纳为答案，谢谢。

本发明涉及芯片测试技术领域，尤其涉及一种基于fpga芯片实现的scan chain电路的测试系统及方法。

背景技术：

2scan chain(扫描链测试)作为数字集成电路测试的重要方法之一，可以有效的筛选出坏片，提高产品质量。芯片插入scan chain进行测试的基本原理是从芯片外部设定电路中各个触发器的状态，并通过简单的扫描链的设计，扫描观测触发器是否工作在正常状态，以此来检测电路的正确性。

3在芯片tape out前会使用dft工具在芯片内部插入scan chain，scan chain电路作为设计出来的电路，同样也需要进行仿真。在ic t/o回来后，scan chain作为测试电路，其本身电路设计的功能性及可靠性也需要做验证。在业界，通常是使用ate设备(aotuomatic test equipment)对其做测试和验证，但ate作为ic测试环节的专用设备，价格昂贵，通常ic design house不会单独购买，一般都是在ic验证后期开发cp/ft程序时，才会使用ic测试厂的ate设备去做scan chain测试方案的开发。

4从以上的描述可以看出，scan chain电路的测试存在测试设备专业化、单一化的问题，对于小型的design house来说，to前期使用ate设备做fpga验证不方便，要么买，要么租ate设备，或者去测试厂做验证，如果只做仿真的话，又存在后仿速度非常慢的问题。

技术实现要素：

5本发明的主要目的在于解决目前scan chain电路的测试存在测试设备专业化、单一化的问题，在提出了一种基于fpga实现的芯片scan chain电路的测试系统的同时，还提供了该测试系统的测试方法。

6其中，一种基于fpga芯片实现的scan chain电路的测试系统，其特征在于，所述测试系统集成于fpga芯片上，包括：数据解析单元、存储单元、时序发生单元、控制单元和结果输出单元；

7所述数据解析单元，用于将仿真生成原始scan chain电路的激励信号和原始scan chain电路的预期输出信号进行数据解析；

8所述存储单元，对数据解析单元解析的用于scan chain电路的激励信号进行编码，确定待检测点后经过scan chain电路进行激励，并存储激励后的输出信号，还用于对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

9所述时序发生单元，用于发出测试scan chain电路的时序波形；

10所述控制单元，用于按照scan chain电路的检测要求，针对激励的输出信号在时序发生单元提供的采样时序下采样，并将采样数据和存储的预期输出信号进行数据比对；

11所述结果输出单元，用于输出控制单元比较的结果，当比对结果不一致时，则上报错误，当比对结果正确，则继续下一个周期的检测，直到经过scan chain电路后的激励信号

完全检测完毕，输出比对结果。

12进一步地，所述结果输出单元包括对比正确结果输出单元和对比错误结果输出单元。

13进一步地，所述系统还包括测试结果显示单元，用于根据预先定义好的输出显示时序显示比对结果。

14本发明还提供一种基于fpga芯片实现的scan chain电路的测试方法，其特征在于，所述方法包括：

15s1，将仿真生成原始scan chain电路的激励信号和原始scan chain电路的预期输出信号进行数据解析，并对数据解析单元解析的用于scan chain电路的激励信号进行编码，编码后经过scan chain电路进行激励，并存储激励后的输出信号，并对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

16s2，按照scan chain电路的检测要求，并根据测试scan chain电路的时序波形对经过编码后的scan chain电路的激励信号进行采样，并将采样数据和存储的预期输出信号进行数据比对；

17s3，输出结果，当比对结果不一致时，则上报错误，当比对结果正确，则继续下一个周期的检测，直到激励信号完全检测完毕。

18进一步地，s1中，对scan chain电路的激励信号进行编码和对scan chain电路的预期输出信号进行编码时是针对需要检测点的进行编码，并使两者在时间点及检测点相匹配。

19进一步地，所述方法还包括对输出结果进行显示，在收到比较结果后，如果比较出错，则锁存该时刻点的出错信息，记录现场数据，根据预先定义好的输出显示时序，显示出错信息；若比较结果正确，则不发送出错信息，按照预先定义好的表示比对正确显示时序进行显示。

20本发明的有益效果：

21实现了在小型fpga平台上对scan chain电路的测试，实现方案价格便宜，测试速度快。

附图说明

22图1为本发明实施例中的方法流程图。

具体实施方式

23本发明实施例提供了一种快充协议测试板及其测试方法。

24本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

25为便于理解，下面对本发明实施例的系统及方法的具体流程进行描述。一种基于fpga芯片实现的scan chain电路测试的系统，所述测试系统集成于fpga芯片上，包括：数据解析单元、存储单元、时序发生单元、控制单元和结果输出单元；

26所述数据解析单元，用于将仿真生成原始scan chain电路的激励信号和原始scan chain电路的预期输出信号进行数据解析；

27所述存储单元，对数据解析单元解析的用于scan chain电路的激励信号进行编码，确定待检测点后经过scan chain电路进行激励，并存储激励后的输出信号，还用于对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；需要说明的是，对scan chain电路的激励信号进行编码和对scan chain电路的预期输出信号进行编码时是针对需要检测点的进行编码，并使两者在时间点及检测点相匹配，这是由于，并不是scan chain电路中所有部分都要检测，而是特点的点需要检测，针对这些特定的点，需要做标记，所以才需要编码。

28所述时序发生单元，用于发出测试scan chain电路的时序波形，使用状态机实现，根据存储单元存储的波形文件，发出测试scan chain的时序波形；

29所述控制单元，用于按照scan chain电路的检测要求，针对激励的输出信号在时序发生单元提供的采样时序下采样，并将采样数据和存储的预期输出信号进行数据比对；

30所述结果输出单元，用于输出控制单元比较的结果，当比对结果不一致时，则上报错误，当比对结果正确，则继续下一个周期的检测，直到仿真的经过ate设备后的激励信号完全检测完毕，输出比对结果。

31需要说明的是，所述结果输出单元包括对比正确结果输出单元和对比错误结果输出单元，通过两个输出通道输出不同的检测结果，所述系统还包括测试结果显示单元，用于根据预先定义好的输出显示时序显示比对结果，用于分别显示对比正确结果输出单元和对比错误结果输出单元。

32请参阅图1，本发明实施例中基于fpga芯片实现的scan chain电路测试方法的实施例，包括：

33s1，将仿真生成原始scan chain电路的激励信号和原始scan chain电路的预期输出信号进行数据解析，并对数据解析单元解析的用于scan chain电路的激励信号进行编码，编码后经过scan chain电路进行激励，并存储激励后的输出信号，并对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

34s2，按照scan chain电路的检测要求，并根据测试scan chain电路的时序波形对经过编码后的scan chain电路的激励信号进行采样，并将采样数据和存储的预期输出信号进行数据比对，比对时使两者在时间点及检测点相匹配；

35s3，输出结果，本实施例中是按照scan chain的check要求，在测试scan chain电路的时序波形scan clk的上升沿来时，采样scan data，并和存储的数据比对，如果比对结果不一致则上报错误，如果比对正确，则继续下一个cycle的check，直到scan data check完毕，输出比对结果；

36所述方法还包括对输出结果进行显示，在收到比较结果后，如果比较出错，则锁存该时刻点的出错信息，记录现场数据，根据预先定义好的输出显示时序，显示出错信息；若比较结果正确，则不发送出错信息，按照预先定义好的表示比对正确显示时序进行显示。

37以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

一、IBM公司：DFT（Drive Fitness Test，驱动健康检测）

此软件是IBM公司面向IBM硬盘而推出的硬盘检测软件，它是基于DFT微代码来判断硬盘的错误所在，这些微代码会自动地记录重要的硬盘错误事件，这些错误事件如硬盘错误、所有重新分配过的扇区历史记录等等。DTF软件可以以“快速检测”、“表面完全扫描”来检测硬盘的错误历史、检验执行检验功能、读取及分析硬盘的错误历史、检验SMART功能及基于PES对硬盘的机械性能进行分析。快速检测是用每一个磁头进行读/写检测和扫描前500K的扇区（引导程序保存在此部份扇区），完成一次快速检测所需要的时间不超过2分钟，它可以检查出90％的错误。硬盘的表面完全扫描针对硬盘介质表面每个扇区的数据完整性进行检测，完成一次扫描需要15~20分钟（不同的容量硬盘完成诊断时间不同）。当你怀疑自己的硬盘表面的故障时，可以用这种方法对其进行扫描。表面扫描模式将扫描硬盘的所有扇区。DFT程序只能在DOS模式下运行，DFT程序诊断完成后对应以下四种结果：

1、硬盘有坏扇区

2、硬盘已经由于震动而损坏

3、硬盘将要衰减

4、硬盘可以正常使用，不需要进行返修或者换盘

软件使用方法：

此安装程序（dft32-v200exe）包含IBM DOS2000 及 Drive Fitness Test，运行此程序，系统将自动在一张软盘上建立 IBM DOS2000 启动盘，此启动盘中包含有 DFT（磁盘健康检测）。DFT是用来检测IBM IDE及SCSI硬盘的错误，它不会覆盖用户数据。

软件使用注意：

$#@60;$#@62; 目前DFT软件不适用于IBM微型硬盘

$#@60;$#@62; 目前DFT软件不适用于Travelstar E 系列硬盘

$#@60;$#@62; 目前DFT软件不适用于1995年11月份以前出产s的IBM硬盘

软件下载地址：

国内下载：YESKY驱动世界

$#@62;$#@62; DFT工具最新200版（for Win系统）：

$#@62;$#@62; DFT工具最新200版（for Linux系统）：

更多IBM硬盘工具>

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