verilog怎样控制 ifdefine的编译

｀define

是宏定义，全局作用的，而且不受语意限制。你甚至可以定义半截的字符串出来。但是使用的时候才会做展开。

举例而言，如果你定义一个宽度信息为：

｀define

range

2:3

然后在使用的时候｀include这个文件，range就可以解析了。

wire

[`range]

bus;

parameter是模块内常量定义，仅限于常量。一般的工具对于parameter的支持力度更好，毕竟是语意可以识别的。而｀define的支持仅仅限于parse阶段，不会流入到elaboration阶段。但是如果把｀｀define的使用场景都改为parameter会造成不必要的变量的引入。

目前一般使用｀define的地方一般是全局化的configuration阶段。比如说对整个ip的配置信息，一个ip应该满足不同的soc的需求提供不同的配置。

你写的真是让我吐血。帮你重新改了下。

module delay(Ref,Data,out

);

input Ref,Data;

output out;

reg out;

reg A,B;

wire C,D,E,F;

DFF DFF1(D(1'b1),Q(A),CLK(Ref));

DFF DFF2(D(1'b1),Q(B),CLK(Data));

assign C=~(A&E);

assign D=~(B&F);

BUFG(O(E),I(C));

BUFG(O(F),I(D));

DFF DFF3(D(C),Q(out),CLK(D));

endmodule

module DFF(D,Q,CLK);

input D,CLK;

//wire D;

output Q;

reg Q;

always @(posedge CLK) begin

Q<=D;

end

endmodule

countv这个文件的第88 94 98 行 好好看看。。。。。 是不是又没有写 “；”

如果是语法错误。。。 错误提示一般都会显示第几行。。 但是有时候虽然写了第88行 但是很有可能第87或89行有错误。。。

目前看你的错误提示。。。 只能解释到这里。。。 希望能帮上你。。。

你也就是想让下面的语句执行2次对吧，可以用计数器实现。程序开始计数器初值赋0；比如说S2状态可以像下面这样写：

s2:begin

if(cnt==1)

begin

cnt<=0;

next_state<=S

3;

end

else

begin

cnt<=cnt+1;

next_state<=S2;

end

end

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