AMI编、译码器的VHDL建模及程序设计

AMI编码VHDL程序

library  ieee;

use  ieeestd_logic_1164all;

use  ieeestd_logic_unsignedall;

entity ami  is

port(clk:in bit;

input:in bit;

output1:out bit;

output2:out bit);

end ami;

architecture a of ami is

begin

process(clk)

variable c:bit:='0';

begin

if clk'event and clk='1‘ then

if input='1‘ then

if c='0‘ then

output1<='1';

output2<='0';

c:=not c ;

else

output1<='0';

output2<='1';

c:=not c ;

end if;

else

output1<='0';

output2<='0';

end if;

end if;

end process;

end a;

AMI译码程序

library ieee;

use ieeestd_logic_1164all;

use ieeestd_logic_unsignedall;

entity amiym is

port(clk:in bit;

input1,input2:in bit;

output: out bit);

end amiym;

architecture a of amiym is

begin

process(clk)

begin

if clk'event and clk='0'then

output<=input1 or input2;

end if;

end process;

end a;

ps：因为只能传一张，我就传了编码的仿真图，译码的简单一点，你自己试试。

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