什么是仿真,常用的veriloghdl仿真器有哪些

仿真就是验证，写一个测试的verilog来验证设计的verilog功能是正确的。目前有三大验证工具，cadence的ius，synopsys的vcs和mentor的modelsim。国产的不知道华大有没有，没听说过倒是。

首先测试文件对你顶层文件是没有影响的，因为测试文件是不可综合的而且是vt格式的文件估计是你哪里设置出错了吧或者你的测试文件定义的不是针对顶层文件而写的，这是工具会报错，因为接口对不上，另外也可能是你的hdl语言用了不可综合子集，具体什么原因你把代码附上在分析吧，以上有什么问题可以继续追问

测试就是往DUT接口上加激励，通过DUT的输出判断是否正确。

对应到你的模块就是

input iclk_50;

input [7:0] keyin;

这两个input，时钟端口就给一个时钟

keyin给独热码0000000,,0000001,00000101000000就可以了

不知道你需不需要判断buzzout输出是否正确，需要的话还要更麻烦些

（1）把程序输到quatus当中，

（2）先进行编译（compile），看有没有语法错误；

（3）然后进行仿真，看有没有逻辑错误；

（3）下载到fpga当中，最后看硬件能不能实现；

给你推荐两本好书：

一是夏宇闻那本书，理论讲的很好；

二是周润景那本书，比较侧重于quartus2软件的使用；

verilog源程序其实是为了描述一段电路逻辑，所以在写rtl的时候，你需要明白自己设计的电路大约是什么，具体如何执行的。test bench其实是为了测试这些电路是不是能正确的工作，所以它更加像一个软件，它为了能遍历合适的激励信号来测试电路，一般会加入随机数来随机化的生成测试向量。

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