quartus Ⅱ编写的Verilog HDL程序有错误（Error （10112）），求高手帮忙看看！

module key4(clk,a,b,r);

( chip_pin="125" ) input clk;

( chip_pin="76,75,74,73" ) input [3:0] a;

( chip_pin="86,80,79,77" ) output [3:0] b;

( chip_pin="34,38,39,42" ) output [3:0] r;

reg [1:0] c; reg [3:0] r,b;

always @ (posedge clk)begin

c<=c+1;//主要问题你这边赋值存在问题，你那个不是赋值符号

case(c)

0: b=4`B0111; 1: b=4`B1011; 2: b=4`B1101; 3: b=4`B1110;

endcase

case({b,a})

8`B0111_1110 : r=4`H0; 8`B0111_1101 : r=4`H1;

8`B0111_1011 : r=4`H2; 8`B0111_0111 : r=4`H3;

8`B1011_1110 : r=4`H4; 8`B1011_1101 : r=4`H5;

8`B1011_1011 : r=4`H6; 8`B1011_0111 : r=4`H7;

8`B1101_1110 : r=4`H8; 8`B1101_1101 : r=4`H9;

8`B1101_1011 : r=4`HA; 8`B1101_0111 : r=4`HB;

8`B1110_1110 : r=4`HC; 8`B1110_1101 : r=4`HD;

8`B1110_1011 : r=4`HE; 8`B1110_0111 : r=4`HF;

endcase

end

endmodule

仅从错误提示来看,说的是Verilog HDL语言语法错误,我认为应该是你在使用软件建立VHDL文件是选 错了选项,错选成了Verilog HDL文件,你应该选择VHDL文件

你可以尝试一下,如果正确请采纳

quartus ii 90中没有那种只输入一部分就都出来的功能，也没不支持汉字输入的，这是版本的问题没有办法设置的。

现在120的版本支持汉语输入和只输入一部分整个关键字都出来了 这个我亲自体验的。缩进的那种风格只能用TAB键了 或者 工具栏中的缩进了 至少我没发现更好的办法

本人也在用Verilog语言编写程序，之前编写过测试文件，在Quartus中编译总是出错，说不是一个模块之类的，用在Modelsim中就可以实现，因为Modelsim在你启动仿真时，要求你添加源代码和测试文件（不添加测试文件也可以，以用自己给时序，像Quartus一样）。所以本人认为Quartus只能通过建立波形文件来仿真。

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