TII技术可望微缩超越9nm 并降低芯片成本

最新的「倾斜离子注入」（TII）制程据称能够实现比当今最先进制程更小达9nm的特征尺寸…

美国柏克莱实验室（Berkeley Lab）的研究人员日前发表最新的「倾斜离子注入」（TIlted ion implantaTIon，TII）制程，据称能够降低制造先进芯片的成本、缩短研发时间，同时实现比当今最先进制程更小达的9奈米（nm）特征尺寸。

近年来，随着芯片制造成本和复杂度的快速增加，推迟了摩尔定律（Moore’s law）的进展，该实验室的研究结果显示利用这项新技术有望降低芯片的制造成本和复杂度。不过，目前还不清楚芯片制造商是否会采用这项技术。

「我们利用氩离子选择性地损坏光罩薄层的某些部份，」在最新一期《IEEE电子组件处理》（Transactions on Electron Devices；TED）发表研究论文的第一作者Peng Zheng说：「它能自对准且按照现有垒加光罩的特征倾斜，所以并不存在现有双微影蚀刻（Litho-Etch-Litho-Etch；LELE）方法的问题。无法对准一直是这种LELE途径的致命伤。」

他说，相较于目前在16nm及更先进制程节点广泛使用的自对准双图案（SADP）微印技术，这种新途径能够将成本降低50%，同时提高达35%的传输速率。

「与需要多层沉积和蚀刻制程的SADP相较，这种注入制程非常便宜，」而SADP还需要能够承受150℃以上处理的相对昂贵材料。

在该研究报告中提及的9nm特征尺寸，意味着TII可用于产生18nm至20nm的间距。相形之下，台积电（TSMC）在最近的国际电子组件会议（IEDM）发表的论文指称，目前，其7nm制程、M0层的最小间距为40nm。

早在2015年时，柏克莱实验室就曾经向该研究计划的两家资助商——应用材料（Applied Materials）和Lam Research介绍了这种技术，同时也在去年的SPIE先进微影技术会议（SPIE Advanced Lithography conference）上展示了原型结果。

图1：TII技术能产生小至9nm的特征尺寸

探索量产应用之路

图2：利用TII途径（a）沉积薄氧化物和硬式光罩（HM）层，并以微影技术在HM上印刷特征。然后，（b）以相反的角度注入氩离子。蚀刻掉氧化物层的损坏部份，并移除HM（c、d）。待移除氧化物（e，f）后，再以图案化的氧化物层作为HM，对其下的IC层进行图案化

由于这种TII技术使用「相当标准的CMOS制程。。.。。.我很确定有些晶圆厂已经对其进行了尝试，因为它比SADP技术更容易。不过，由于这个产业极其竞争，预计要到顺利实现量产之后，他们才会透露相关细节，」他说。

不过，在采用这项技术以前，都必须先获得柏克莱实验室的技术转移办公室授权，目前他们也正在申请专利，他接着说。

至于后续的研究方向，研究人员正在探索如何使用该技术图案化微型孔洞。他们还将探索如何使用这项技术协助放松当前在16nm及更先进制程节点使用SADP所要求的严苛设计规则。此外，他们也会继续尝试新材料。

该论文还有两位值得注意的共同作者——Axcelis首席组件科学家Laxard Rubin，以及Berkeley副校长Tsu-Jae King Liu，他同时也是FinFET与SADP技术的共同发明人。而第一作者Peng Zheng，最近取得了柏克莱大学的博士学位，即将在英特尔（Intel）从事先进制程研发。

至于这项技术本身，市场观察机构VLSI Research总裁G.Dan Hutcheson评论说：「这绝对是令人印象深刻的研究成果，」但他也指出了几个可能阻碍该技术导入的商业现实。

Hutcheson说，「成本大幅降低，虽然令人印象深刻，但并不足以让业界公司『弃旧换新』——只需看看绝缘层上覆硅（SOI）的情况就清楚了。」他指的是SOI技术经漫长市场化之路的过程。

此外，「还有许多悬而未决的风险问题，例如良率以及对于基底层的损坏程度等，」他并补充说，业界芯片制造商「在涉及实际建置时，通常会变得很保守。」